Устройство для умножения двух -разрядных чисел
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 5174 А 1 Ю 15)5 С 06 Р 752 ВТОРСКОМУ ЕТЕЛЬСТ ьным микроина, М.: СССР 1977. СССР 1981, ИЯ ДВУХ вычисл ь испальустройгналовбретения -в устро Д й Ф 4 14 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР(57) Изобретение относитсятельной технике и может бытзовано в быстродействующихствах циФровой обработки сиасинхронного типа. Цель изоупрощение устройства. Новым 2стве является выполнение операции умножения без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей пере записи для случая М ) Б,щ(Я 4 Бмн число значащих разрядов множителя и множимого) . Такое выполнение опера" ции умножения обеспечивается за счет дополнительного введения первого 6 и второго 7 коммутаторов. При ЖЮ н обеспечивается коммутация множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разрядов сомножителя и коммутация множителя через коммутатор 7 на вход диагональных элементов И 1 матрицы из иТ2 элементов, При Им., - Ыя сомножители коммутируются наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цепями коммутации обеспе чивает упрощение устройства, У; ил.Изобретение относится к вычислительой технике и может быть использованобыстродействующих устройствах цифроой обработки сигналов асинхронноготипа для получения произведения двухдвоичных чисел, представленных параллельным кодом,Цель изобретения - упрощение устройства, 10На фиг.1 изображена Функциональнаясхема устройства для умножения двухи-разрядных чисел (для п 4), нафиг,2 - пример реализации первого ком.мутатора: на Фиг.З - пример реализации второго коммутатора; на Фиг,4 -структурная, схема блока послецователь,ного опроса значащих разрядов сомно- .жителя; на фиг,5 - структурная схемаблока сравнения кодов; на Фиг,б - при"20мер реализации блока синхронизации;на фиг.7 - временные диаграммы управ"ляющих сигналов блока синхронизацииУстройство для умножения двух,и-разрядных чисел (Фиг,1) содержит 25матрицу из пхп элементов 1 И (2 п)разрядный блок 2 элементов ИЛИ,и"разрядный регистр 3 множителя,и-разрядный регистр 4 множимого,(2 п)-разрядный накапливающий: сумматор 5 первый коммутатор 6, второйкоммутатор 7, блок 8 последовательного опроса значащих разрядов сомножителя, блок 9 сравнения, кодов, блок10.синхронизации, вход 11 первогосомножителя устройства, вход 12 второго сомножителя устройства, управляющий вход 13 "Пуск" устройства, выход 14 результата устройства, выход15 Конецп устройства. 40Первый коммутатор б (Фиг.2) содержит четыре группы по и элементов Ив каждой 16-19 и две группы по п элементов ИЛИ в каждой 20 и 21,Второй коммутатор 7 (Фиг.З) содержит две группы по и элементов И вкаждой 22 и 23 и группу из и элементов ИЛИ 24.Блок 8 последовательного опросазначащих разрядов сомножителя (Фиг.4).содержит первую группу из п элементов И 25, группу из п элементов ИЛИ26, группу из и элементов задержки 27и вторую группу из и элементов И 28,Блок 9 сравнения кодов (фиг.5) содержит первую группу из и. элементовИ 29, первую группу из и триггеров30, первую группу из (и)-го элемента И 31, схемы 32 сравнения, вторую; группу из п триггеров 33, вторуюгруппу из (и)-го элемента И 34 ивторую группу из и элементов И 35.Блок 10 синхронизации (фиг,б) содержит формирователь 36 импульса, элемент НЕ 37, группу из (и+1) элементов задержки 38 и (и)-входовой элемент ИЛИ 39.,Блок 10 синхронизации организуетсинхронную работу отдельных блоков вустройстве для умножения. Работа блока 10 синхронизации начинается с поступления на его управляющий вход повходу 13 "Пуск" устройства сигнала(Фиг,7 а). Под действием этого сигнала блок 10 синхронизации Формируетследующую последовательность управляющих импульсов:управляющий импульс установки внопь" триггеров блока 9 и накапливающего сумматора 5 (Фиг.7 б);управляющий импульс "прием сомножителей" в регистры множителя 3 имножимого 4, а также в триггеры бло"ка 9 (Фиг,7 в);управляющие импульсы "сдвига кодовсомножителей" в триггерах блока 9сравнения кодов (Фиг.7 г),управляющий импульс "опроса значащих разрядов сомножителей" в блоке8 последовательного опроса значащихразрядов сомножителя (Фиг,7 д).Устройство для умножения двухи-разрядных чисел работает следующимобразом.Операнды сомножителей, поступающиепо входам 11 и 12 первого сомножителяи второго сомножителя устройства, од"новременно записываются соответственно в регистры 4 и 3 множимого и множителя, а также в блок 9 сравнениякодов. После записи операндов в блок9 в последнем производится преобразование кодов операндов из позиционнойдвоичной системы счисления в кодунитарного счисления, сравнение этихкодов и выработка соответствующих сигналов "Больше" или "Меньше-равно".Если количество единиц в коде второгосомножителя, поступающего на вторуюгруппу информационных входов блока 9и на информационные входы регистра 3множителя меньше или равно количест-.9ву единиц в коде первого сомножителя,поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого,то на выходе "Меньше-равно" блока 95 15751формируется сигнал "Меньше-равна",Данный сигнал, поступая на второй управляющий вход первого коммутатора 6,обеспечивает коммутацию прямых и ин,версных информационных выходов регистра 3 множителя с прямыми и инверснымиинформационными входами блока 8 последовательного опроса значащих разрядовсомножителя, а также 1 поступая на первый управляющий вход второго коммутатора 7, обеспечивает коммутацию прямых информационных выходов регистра4 множимого с первыми входами соответствующих элементов 1 И матрицы. Управляющий импульс с выхода блока 1 О синхронизации, поступая на управляющийвход блока 8 последовательного опроса значащих разрядов сомножителя,обеспечивает последовательный, начиная с младшего разряда, опрос значащих разрядов второго сомножителя,хранимого в регистре 3 множителя, Если триггер младшего разряда регистра3 множителя находится в единичном состоянии, то импульс, поступающий науправляющий вход блока 8 последовательного опроса значащих разрядовсомножителя, появляется на информационном выходе младшего разряда блока 8.Под действием этого импульса, открывающего по вторым входам соответствующиеэлементы 1 И, формируется первое частичное произведение. В этом случае,когда блок 9 вырабатывает управляющийсигнал ."Меньше-равно", первое и следующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код первого сомножителя, хранящийся в регистре 4 мно 40жимого, Сформированное таким образомпервое частичное произведение черезэлементы ИЛИ блока 2 элементов ИЛИпоступает на входы накапливающего сумматора 5 для накопления соответствую 45щей суммы частичных произведений. После задержки на один такт работы устройства в блоке 8 последовательногоопроса значащих разрядов сомножителяимпульс производит опрос следующего50более старшего, разряда регистра 3 .множителя. Длительность первого такта работы устройства, так же, как ивсех следующих, определяется с учетомвремени выполнения операции суммирования в накапливающем сумматоре 5,Если триггер младшего или любого другого разряда регистра 3 множителя/ / 6находится в нулевом состоянии, то импульс без задержки на один такт работы устройства в блоке 8 последовательного опроса значащих разрядов сомножителя производит опрос следующего, более старшего, разряда регистра 3 множителя. Далее, таким же образом последовательно один за другим производится опрос остальных, более старших разрядов регистра 3 множителя и устройство работает гналогично. Появление импульса на выходе 15 устройства "Конец" поступающего с управляющего выхода блока 8, означает, что процесс умножения закончен и в накапливающем сумматоре 5 сформировалось соответствующее произведение,Если количество единиц в коде второго сомножителя, поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множителя, больше количества единиц, чем в коде первого сомножителя, поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, то на выходе "Больше" блока 9 формируется сигнал Больше". Данный сигнал, поступая на первый управляющий вход первого коммутатора 6, обеспечивает коммутацию прямых и инверсных информационных выходов регистра 4 множимого с прямыми и инверсными информационными входами блока 8 последовательного опроса значащих разрядов сомножителя, а такжепоступая на второй управляющий вход второго коммутатора 7, обеспечивает коммутацию прямы информационных выходов регистра 3 множителя с первыми входамисоответствующих элементов 1 И матрицы. Управляющий импульс с выхода блока 10 синхронизации, поступая на управляющий вход блока 8, обеспечивает последовательный начиная с младшего разряда, огрос значащих разрядов первого сомножителя, хранимого в регистре 4 множимого. Если триггер младшего разряда регистра 4 множимого находится в единичном состоянии, то импульс, поступающий на управляющий вход блока 8, появляется на информационном выходе младшего разряда блока 8. Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируется первое час" тичное произведение, В этом случае, 1 575174когда блок 9 вырабатывает управляющий сигнал чБольше", первое и следующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код сомножителя, хранящийся в регистре 3 множителя. Сформированное таким образом первое частичное произведение, как и при выработке блэком 9 1 О сигнала на выходе "Меньше-.равно", через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 для накопления соответствующей суммы частичных произведений; Да лее устройство работает, как и при выработке блоком 9 сигнала на выходе "Меньше-равно , однако при этом спрашиваются старшие разряды регистра 4 множимого20 Формула изобретенияУстройство для умножения двухи-разрядных чисел, содержащее матрицу из пхп элементов Й, (2 п)-разрядный 25 блок элементов ИЛИ, и-разрядные регистры множителя и множимого (2 п)- разрядный накапливающий сумматор, блок последовательного опроса значащих разрядов сомножителя и блок сравнения кодов, причем информационные входы и-разрядного регистра мно, жимого соединены с соответствующими информационными входами первой группы блока сравнения кодов и являются входом первого сомножителя устройства, информационные входы л-разрядного ревистра множителя соединены с соответствующими информационными входами второй группы блока сравнения кодов и является входом второго сомно. жителя устройства, первые входы х-х элементов И каждого столбца матрицы (=1п) объединены между собой, вторые входы -х элементов И каждой строки матрицы объединены между собой, выходы элементов И матрицы, кроме выходов (1,п)-го и (п,1)-го элементов И матрицы, соединены с соответствующими входами (2 п)-разрядного блока элементов ИЛИ, выходы ко 50торого соединены с соответствующимиинформационными входами разрядов(2 п "1)-разрядного накапливающего сумматора, выходы которого соединены с выходом результата устройства, выхо 55 ды (1,п)-го и (п,1)-го элементов Иматрицы соединены соответственно с информационными входами первого и (2 п)-го разрядов (2 п)-разрядного накапливающего сумматора, вторые входы (1,1)-х элементов И матрицы соединены с соответствующими информационными выходами блока последовательного опроса значащих .разрядов сомножителя, управляющий выход которого соединен с управляющим выходом "Конец"устройства, о т л и ч а ю -щ е е с я тем, что, с целью упрощения устройства, в него введены первый и второй коммутаторы и блок синхронизации, причем прямые и инверсные информационные выходы п-разрядного ререгистра множителя соединены соответственно с прямыми и инверсными информационными входами первой группы первого коммутатора, прямые и инверсные информационные входы второй группы которого соединены соответственно с прямыми и инверсными информа- ционными выходами и-разрядного регистра множимого, прямые информационные выходы и"разрядных регистров множимого и множителя соединены соответственно с информационными входами первой и второй групп второго коммутатора, первый и второй управляющие входы которого соединены соответственно с вторым и первым управляющими входами первого коммутатора и выходами "Меньше-равно" и "Больше" блока сравнения кодов, прямые и инверсные выходы первого коммутатора соединены соответственно с информационными входами первой и второй групп блока последовательного опроса значащих разрядов сомножителя, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с входами записи и-разрядных регистров множимого и множителя и блока сравнения кодов вход установки в "О" которого соединен с входом установки в "О" (2 п)- разрядного накапливающего сумматора и третьим выходом блока синхронизации, четвертый выход которого соединен с входом сДвига кодов блока сравнения.кодов, вход "Пускустройства соединен с входом блока синхронизации, выходы второго коммутатора соединены соответственно с первыми входа. ми (х,1)-х элементов И матрицы,
СмотретьЗаявка
4421483, 07.05.1988
ПУШКИНСКОЕ ВЫСШЕЕ УЧИЛИЩЕ РАДИОЭЛЕКТРОНИКИ ПРОТИВОВОЗДУШНОЙ ОБОРОНЫ
РОМАНОВ АЛЕКСАНДР МИХАЙЛОВИЧ, ДЖУС ВЛАДИМИР ВСЕВОЛОДОВИЧ
МПК / Метки
МПК: G06F 7/52
Метки: двух, разрядных, умножения, чисел
Опубликовано: 30.06.1990
Код ссылки
<a href="https://patents.su/7-1575174-ustrojjstvo-dlya-umnozheniya-dvukh-razryadnykh-chisel.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для умножения двух -разрядных чисел</a>
Предыдущий патент: Устройство для умножения чисел
Следующий патент: Конвейерный умножитель
Случайный патент: Пассажирское кресло транспортного средства