Конвейерный умножитель

Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при построениивысокопроизводительных вычислительныхсистем, таких как векторные процессоры, процессоры цифровой обработки сигналов и другие,Цель изобретения - повышение быстродействия умножителя,1 ОНа чертеже представлена функциональная схема конвейерного умножителя.Умножитель состоит из е вычисли,тельных блоков Б(,Б.,Б,где ш =(= и/2 и - количество разрядов множителя), каждый из которых содержит,первый регистр 1, коммутатор 2, четвертый регистр 3, сумматор-вычитатель4, триггер 5, второй 6 и третий 7 регистры. Кроме того,.в 1-й (1=2 ш)вычислительный блок входит цепочка из(1 с) субрегистров 8,Первый регистр 1 блоков служит дляхранения и передачи множимого.Второй регистр 6 блоков служит для 25декодирования частичных множителей,поступающих на его входы согласно модифицированному алгоритму Бута,Третий регистр 3 буферный в совокупности с триггером 5 служит длясовмещения коммутации текущего множимого и вычисления очередной суммычастичных произведений для предыдущих сомножителей.Субрегистры 8 служат для хранениячастичных множителей, разрядность ко 35торых в соответствии с модифицированным алгоритмом Бута равна 2.Конвейерный умножитель работаетследующим образом.Пусть необходимо перемножить операнды А ,А А, и В ,В ,В 1 разрядностью( равной 4, следовательноумножитель содержит два вычислительных блока. Каждый множитель условно45разбивают на два частичных множителя Ь и Ь (8=1,г) причем младшая пара битов Ь поступает на регистр 6 блока Б а старшая пара Ьподается на вход субрегистра 8 блокаБ . Частичные множители декодируются 50согласно модифицированному алгоритмуБута и в регистрах 6 Фиксируются инструкции Гб и Г , определяющие функциохнирование сумматора-вычитателя 4 икоммутатора 2 первого и второго блоков соответственно, При этом в форгмировании инструкции й участвуют.один бит частичного множителя Ь , который поступает на вход регистра 6 блока с выхода регистра 6 первого блока. Втриггерах 5 фиксируется с задержкой на один такт разряд инструкции, управляющий работой сумматоравычитателя 4. Обозначают его черези Р . Коммутатор 2 управляется непосредственно с выхода регистра 6. На выходе коммутатора 2 формируется множимое, удвоенное множимое или нулевой код, Умножитель синхронизируется импульсами тактового генератора конвейерной системы.В первом такте работы конвейера умножения в регистры 1 и 6 блока Б( загружаются операнд Аи инструкция Г( , соответствующая частичному умножителю Ь,а в субрегистр 8 блока Бг(заносится частичный множитель Ь Следовательно коммутация множимого в первом блоке и декодирование Ь, во вто 2 ром блоке происходят параллельно.Во., втором такте инструкции Ег, Р( операнд Аг и скоммутированное множимое Азаносятся соответственно в регистр 6, триггер 5 и регистры 1 и 3 блока Б(. Таким образом, в первом блоке совмещаются операции вычисления первой суммы частичных произведений, соответствующей умножению Ана В( и коммутации множимого Аг. Операнд А( пересылается в регистр 1 второго блока в субрегистр 8 которого записывается частичный множитель Ь а в регистре 6 фиксируется инг2струкция Й(. Поэтому во втором блоке коммутируется А( .и формируется инстРукция г2 В третьем такте операнд А замещает операнд А , который, в свою очередь выталкивает А,. В буферный регистр 3 и триггер 5 первого блока заносятся соответственно скоммутирован" ное множимое А и Рх а в регистре 7 фиксируется первая сумма частичных произведений. В буферный регистр 3 и триггер 5 второго блока загружаютсяг скоммутированное множимое А( и Р Кроме того, инструкции й и Г загружаются в регистры 6 блоков Б, и Б соответственно, а субрегистр 8 фиксигрует частичный множитель Ь . Следовательно, в блоке Б вычислейие первой суммы частичных произведений сомножителей Аг и Вх совмещается с коммутацией А. В блоке Бх совмещаются коммутация Ах и вычисление второй суммыСоставитель Е.МурзинаРедактор Н,Кищтулинец Техред Л,Сердюкова Корректор О,Ципле Заказ 1785 Тираж 571 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина,101 5 15751частичных произведений для операндов .А иВ,В четвертом такте множимое А 4,скоммутированное множимое А, инст 1рукция Г и Р заносятся в соответ 4,3ствующие узлы первого блока. МножимоеА, частичный множитель Ь 4 , скоммутированное множимое А, инструкцияГ и Р запоминаются в соответстг гвующих узлах блока Бг. В регистрах7 обоих блоков фиксируются суммы частичных произведений, полученные в тре.тьем такте, При этом на выходе умножителя будет произведение операндовАи В .В пятом такте множимое А , скоммуlтированное множимое А, инструкция 1ки Р заносится в соответствующие узлы первого блока, Множимое А 4, частичный множитель Ь , скоммутирован 2ное множимое АЗ, инструкция Г 4 и Ргзапоминаются в соответствующих узлахвторого блока. Очередные суммы частичных произведений, полученные в четвертом такте, фиксируются в регистрах 7блоков Б и Б . При этом на выходекойвейерного умножителя будет произведение операндов А г и Вг,И так далее.30Таким образом, умножитель выдаетпроизведение двух операндов, в каж дом такте, начиная со второго. формула изобретенияКонв ейерный умножитель, содержащий щ вычислительных блоков (в=п/2, где и - разрядность множителя), каждый из которых содержит первый, второй и третий регистры, сумматор-вычи - татель, коммутатор и 1-1 субрегистров (=1 гп), причем вход множимого умножителя соединен с информационным входом первого регистра первого вычислительного блока, входы синхронизации первого второго и третьего регистров, каждого субрегистра.всех вычислительных блоков соединены с входом синхронизации умножителя,вход множителя которого соединен спервым информационным входом второгорегистра первого вычислительного блока и информационным входом первогосубрегистра каждого 1-го вычислительного блока (1.=2т), а в каждом 1-м вычислительном блоке выходпервого регистра соединен с информационным входом коммутатора, уйравляющий вход которого соединен с первымвыходом второго регистра, выход сумматора-вычитателя соединен с информационным входом третьего регистравыход 1-гб субрегистра (1=1ш)соединен с информационным входом(1+1)-го субрегистра, выход (х)-госубрегистра соединен с первым информационным входом второго регистра,выходы первого и третьего регистров и второй выход второго регистра1-го вычислительного блока Ц =1щ) соединены соответственно синформационным входом первого, первыминформационным входом сумматора-вычитателя и вторым информационным входом второго регистра Ц+1)-го вычислительного блока, выход третьегорегистра щ-го вычислительного блокасоединен с выходом результата умножителя, о т л и ч а ю щ и й с я тем,что, с целью повьппения быстродействия, в каждый вычислительныйблоквведены четвертый регистр и триггер,причем входы синхронизации четвертогорегистра и триггера каждого вычислительного блока соединены с входом синхронизации умножителя, а в каждом вычислительном блоке третий выход второго регистра соединен с информационным входом триггера, выход которогосоединен с управляющим входом сумматора-вычитателя, второй информационный вход которого соединен с выходомчетвертого регистра, информационныйвход которого соединен с выходом коммутатора.