Устройство для умножения чисел

Изобретение относится к вычислительной технике и может быть использовано при построении арифметическихустройств ЭВМ.Цель изобретения - повышение быстродействия устройства.На фиг.1 представлена функциональная схема устройства для умножениячисел; на фиг.2 - функциональнаяфсхе- Ома блока вычисления разрядного зна"чбния произведения; на фиг.3 - временная диаграмма работы устройства длясучая, когда разрядность сомножителей п=4,15, Устройство для умножения чиселсодержит(фиг,1) регистр 1 множимого,регистр 2 множителя, буферный регистр3, регистр 4 частичного произведенияблок 5 вычисления разрядного значенияпроизведения, управляющие входы 6-8и выход 9,, Блок 5 имеет первый 1 О, второй 11входы, первый 12, второй 13 выходы,третий 14, четвертый 15 входы и содер от узел 16 умножения и преобразователь 17 многорядного кода в однорядны, построенный на узле 18 суммировавия и сумматоре 19.Регистр 1 множимого предназначендля хранения значения п-разрядного30мнбжимого. Он представляет собойсдвиговый регистр с кольцевым переносой и может быть выполнен на синхронныХ двухтактных П-триггерах, синхровходы которых соединены с входом сдвига регистра 1, Разрядность регистрараВна (пч 1) (и-разрядов множимого ++ нулевая информация, используемая накаждом (и+1)-м такте).Регистр 2 множителя предназначен40для хранения значения и-разрядногомножителя, Он представляет собой сдвиговый регистр и может быть реализованна синхронных двухтактных П-триггерах, синхровходы которых соединены с 4входом сдвига регистра 2, Разрядностьрегистра.2 равна и.Буферный регистр 3 предназначендля хранения значения старшего разряда разрядного значения произведения 50получаемого на выходе 12 блока 5.Он может быть выполнен на синхронныхдвухтактных П-триггерах с входами ус-.таиовки в нулевое состояние, при этомсийхровходы триггеров соединены с вхо дом записи регистра 3.Регистр 4 предназначен для хранения значения частичного произведения,получаемого на выходе 13 блока 5. Онпредставляет собой сдвиговый регистри может быть реализован на синхронных двухтактных П-триггерах с входамиустановки в нулевое состояние, приэтом синхровходы триггеров соединсныс входом сдвига регистра 4, Разрядность регистра 4 равна и,В целях упрощения на схеме не показаны цепи установки в нулевое состояние регистров и цепи загрузки исходной информации в регистры,Блок 5 предназначен для вычисления значения разрядного произведениясомножителей с учетом поступающей наего входы 14 и 15 информации. Блок 5комбинационного типа и должен обеспечить выполнение функции: Р = АВ + С + П,где А,В,С,П - одноразрядные числа.На выходе узла 16 умножения формируется произведение сомножителей вмногорядном (в частном случае в двухрядном) коде узел 18 суммированияпреобразует многорядный код в код,удобный для обработки параллельнымсумматором 19 с входным переносом,на выходах которого формируются воднорядном коде старший и младшийразряды разрядного произведения сомножителей, Например, при использовании операндов, представленных вдвоично-кодированной шестнадцатиричной системе счисления узел 16 формирует четырехраэрядный код произведения сомножителей, узел 18 в дваэтапа преобразует шестирядныйкод вкод, который с помощью двухвходовогосумматора 19 с входным переносомпреобразуется в однорядный результат.Устройство работает следующим образом,В исходном состоянии регистры 3 и4 обнулены, в регистре 1 множимогохранится беэ знака и-разрядное значение множимого и "О". в его (и+1)-м разряде, в регистре 2 множителя хранитсябез знака и-разрядное значение множителя,Умножение в устройстве выполняетсяза и циклов, каждый из которых реализуэуется за (п+1) тактов, В течение одного цикла в устройстве формируетсячастичное произведение множимого наодин разряд множителя, а также осуществляется.подсуммирование этого частич5173 5 15 20 25 ЗО 5 157ного произведения к ранее накопленнойсумме частичных произведений. На Фиг.Зприведена диаграмма, поясняющая рабо-ту устройства в течение двух цикловдля случая п=4 (например, 32-разрядные сомножители, представленные в2 ф-ричной системе счисления).Ниже кратко описывается работа в течение одного цикла,В первом такте каждого цикла вблоке 5 осуществляется умножение соответствующего разряда множителя, хранимого в младшем разряде регистра 2и поступающего на вход 10 блока 5,.на младший разряд множимого, поступающий на вход 11 блока 5 с выхода младшего разряда регистра 1, и прибавление к младшему разряду получившегосяпри этом произведения двух одноразрядных слагаемых, поступающих на входы14 и 15 соответственно с выхода ре-гистра 3 и выхода последнего разрядарегистра 4, В конце такта по сигналу на входе 7 старший разряд сформированного разрядного произведенияс выхода 12 блока 5 записывается врегистр 3, этим же сигналом производится сдвиг информации в регистрах 1и 4, а по сигналу на входе 8 осуществляется установка в нулевое состояниепервого разряда регистра 4, при этоммладший разряд произведения, образованный на выходе 13 блока 5, хотя иподается на вход первого разряда регистра 4, но в него не записываетсяи поступает только на выход 9 устройства, где участвует в Фдрмированииконечного результата. Далее аналогично выполняются (п)тактов. Отличие состоит только втом,.что в конце каждого из этих тактов на вход 8 не подается управляющий сигнал, устанавливающий первыйразряд регистра 4 в "О", и поэтому в первый разряд регистра 4 записывается информация, сформированная навыходе 13 блока 5,Последний (и+1)-й такт цикла выпол.няется аналогично (и) предыдущим,Отличие заключается только в том,что в конце данного такта на вход 6подается сигнал, производящий сдвигинформации в регистре 2 множителяна один разряд в направлении младших разрядов,6Окончательное значение произведения сомножителей Формируется зап (и+1) тактов и выводится через выход 9 устройства,Формула изобретения Устройство для умножения чисел,содержащее регистры множимого и мно жителя, буферный регистр и регистр частичного произведения, а также блоквычисления разрядного значения произведения, причем первый управляющий вход устройства соединен с входомсдвига регистра множителя, второйуправляющий вход устройства соединенс входом сдвига регистра множимого,входом записи буферного регистра и входом сдвига регистра частичного произведения, первый вход блока вычисления разрядного значения произведения соединен с выходом младшегоразряда регистра множителя, второйвход - с выходом младшего разрядарегистра множимого, третий вход - свыходом буферного регистра, четвертый вход - с выходом старшего разряда регистра частичного произведения, первый выход блока вычисления разрядного значения произведения соединен с информационным входом буферного регистра, а второй выход - с ин"Формационным входом младшего разрядарегистра частичного произведения 35 и с выходом устройства, третий управляющий вход которого соединен с входом установки в нулевое состояниемладшего разряда регистра частичногопроизведения, при этом блок вычисления разрядного значения произведениясодержит узел умножения, входы которого подключены к первому и второмувходам блока вычисления разрядногозначения произведения, о т л и ч а ю-.щ е е с я тем, что, с целью повышения быстродействия, блок вычисленияразрядного значения произведения содержит преобразователь многорядногокода в однорядный, входы которогосоединены с выходом узла умножения ис третьим ичетвертым входами блокавычисления разрядного значения произведения, первый и второй выходы которого соединены с выходами старшего 55 и младшего разрядов преобразователя многорядного кода в однорядный,, 1575173 1 Г 731 15Составитель В.Березкин Редактор Н.Киитулннец Техред Л.Сердюкова КоррекЦиплеЗаказ 1785 Тираж 564 Подписное ВНИИНИ Государственного комитета по изобретениям и открьггиям при ГКНТ С113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101