Устройство для измерения искажения длительности импульсов

(51) 5 С 04 Р 10/04 НИЯ ьев СССР975.С 6.ИСКАЛ% змериспольел ения ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯНИЯ ДЛИТЕЛЬНОСТИ ИМПУЛЬСОВ(57) Изобретение относится ктельной технике и может бытьзовано в устройствах для опреискажений телеграфного сигнал Целью изобретения является расширенифункциональных возможностей путемпоиска максимальных искажений длительности импульсов. Цель достигается введением в устройство для измерения искажений длительности импульсов элементов И 6, 7, триггеров 8,11, элемента ЗИ-ЗИ-ИЛИ 10 и реверсивного регистра 9 сдвига. Устройство содержит также формирователь 1,генератор 2 опорной частоты, элементИ 3, триггер 4, делитель частоты 5,блок 13 сравнения кодов, блок 13 памяти, индикатор 14, счетчик 15 и входную шину 16. 4 ил.Изобретение относится к измери-,тельной технике и может быть использовано в автоматизированных системахдля определения максимальных искажений длительностей импульсов в серияхтелеграфных посылок.Цель изобретения в .повьппение точности измерения искажения длительности импульсов. 10На фиг.1 приведена структурнаясхема устройства; на фиг.2 - временная диаграмма его работы на фиг.З -схема формирователя; на фиг.4 " схемаблока сравнения кодов. 15Устройство содержит формирователь1, генератор 2 опорной частоты, элемент И 3, триггер 4, делитель 5 частоты, элементы И 6 и 7, триггер 8,реверсивный регистр 9 сдвига, элемент 20ЗИ-ЗИ-ИЛИ 10, триггер 11, блок 12.сравнения кодов, блок 3 памяти, индикатор 14, счетчик 15 и входную шину 16.Входная шина 16 соединена с первым входом формирователя 1, а выходгенератора 2 опорной частоты подключен к первому входу элемента И 3,.второй вход которого соединен с прямым выходом триггера 4, а выход подключен к входу делителя 5 частоты,.Первая и вторая группы информационных выходов блока 13 памяти соединенысоответственно с первой и второйгруппой информационных входов блока 12 сравнения кодов и входоминдикатора,Выход генератора 2 опорной частоты соединен с вторым входом формирователя 1, первый выход которого подключен к единичному входу триггера4, входу обнуления делителя 5 частоты, первому единичному входу триг"гера 8, единичному входу триггера11 и входу установки реверсивного 45регистра 9 сдвига,Второй выход формирователя 1соединен с нулевым входом триггера4, входами опроса блока 12 сравнениякодов и блока 13 памяти и с счетнымвходом счетчика 15, выход которогоподключен к входу обнуления блока13 памяти, информационные входы которого соединены с группой информационных выходов и первым и вторым выходами результата сравнения блока 12сравнения кодов, третья группа информационных входов которого подключенак информационным выходам реверсивного регистра 9 сдвига, выходы первогои п-го разрядов которого соединеныс первыми входами соответственно первого и второго элементов И элементаЗИ-ЗИ-ИЛИ 1 О, вторые входы которыхобъединены и подключены к тактовомувходу реверсивного регистра 9 сдвигаи выходу элемента И 6, первый входкоторого соединен с выходом делителя5 частоты и первым входом элементаИ 7, а второй вход элемента И 6 подключен к прямому выходу триггера 8,второй единичный вход которого соединен с тактовым входом триггера 11 ивыходом элемента И 7, второй входкоторого подключен к инверсному выходу триггера 8, нулевой вход которогосоединен с выходом элемента ЗИ-ЗИ-ИЛИ10, причем третий вход второго элемента И элемента ЗИ-ЗИ-ИЛИ 10 подключен к входу управления реверсивногорегистра 9 сдвига и прямому выходутриггера 11, инверсный выход которого соединен с третьим входом первогоэлемента И элемента ЗИ-ЗИ-ИЛИ 10 ивходом выбора режима блока 12 сравнения кодов,Блок сравнения 12 кодов (фиг.4)содержит преобразователь 17 кода, цифровой компаратор 18, три группы инФормационных входов, группу информационных выходов, вход выбора режима,вход опроса и два выхода результатовсравнения,Первая и вторая группы информационных входов соединены соответственно с первой и второй группами информационных входов цифрового компаратора 18, третья. группа информационных, входов которого подключена к группеинформационных выходов блока 12сравнения кодов и информационным выходом преобразователя 17 кода, информационные входы которого соединеныс третьей группой информационных входов блока сравнения кодов, входопроса которого подключен к тактовомувходу преобразователя 17 кода, а входвыбора режима соединен с прямым и инверсным входами выбора режима цифрового компаратора 18,первый и второйвыходы результата сравнения которогоподключены соответственно к первомуи второму выходам результата сравнения к од овформирователь (фиг. 3) содержитфильтр 19 низкой частоты, усилительограничитель 20, регистр 21 сдвига,35 5 15два элемента И 22 и 23, первый и второй входы и первый и второй выходы,Первый вход формирователя соединен с входом фильтра 19 низкой частоты, выход которого через усилительограничитель 20 подключен к информационному входу регистра 21 сдвигатактовый вход которого соединен свторым входом формирователя и первыми входами элементов И 22 и 23,Первый выход регистра 21 сдвигасоединен с вторым входом элементаИ 23 напрямую и с вторым инверснымвходом элемента И 22, а второй выход регистра подключен к третьемувходу элемента И 22 напрямую и ктретьему инверсному входу элементаИ 23, а выходы элементов И 22 и 23соединены соответственно с вторым ипервым выходами формирователя,Устройство работает следующимобразом,В исходном состоянии обнуленытриггер 4, счетчик 15 и блок 13 памяти. Входной сигнал (фиг,2 а) поступает на первый вход формирователя 1,на второй вход которого подаются импульсы с выхода генератора 2 опорнойчастоты,В формирователе 1 осуществляетсяустранение дроблений и импульсных псмех входного сигнала, временная привязка импульсов входнбго сигнала кимпульсам генератора опорной частоты,период следования которых много мень-ше длительности элементарной посылкивходного сигнала и формирование импульсов, соответствующих передними задним фронтам посылок входногосигнала,Входной сигнал поступает на входфильтра 19 низкой частоты, которыйустраняет дробления входного сигналаи импульсные помехи, воздействующиена входной сигнал,В усилителе-ограничителе 20 осуществляется преобразование выходногосигнала фильтра 19 в прямоугольныеимпульсы нормированного уровня, которые поступают на информационныхвход регистра 21 сдвига, выполненного в виде двухразрядного регистра,и продвигаются по его разрядам поддействием импульсов генератора 2опорной частоты, поступающих на еготактовый входНа выходе элемента И 23 формируются импульсы, соответствующие перед 59327 6нему Фронту входного сигнала (фиг,2 б),а на выходе элемента И 22 - заднемуфронту (фиг.2 в).Импульсы, соответствующие перед 5нему фронту. входно го си гнала, переключают триггеры 4 8 и 11 в единичное состояние и устанавливают в исходное состояние делитель 5 частотыи реверсивный регистр 9 сдвига,Причем все разряды делителя 5 частоты и реверсивного регистра 9 сдвига устанавливают в нулевое состояние,кроме первого разряда реверсивногорегистра 9 сдвига, который устанавливается в единичное состояние.Выходной сигнал триггера 4 (фиг.2 г)отпирает элемент И 3, разрешая прохождение импульсов с выхода генерато 20 ра 2 опорной частоты на вход делителя5 частоты с выхода которого импульсы через отпертый сигналом с прямоговыхода триггера 8 элемент И 6 поступают на тактовый вход реверсивного25 регистра 9 сдвига, При этом коэффициент деления делителя 5 частоты выбирается таким, чтобы выполнялосьсоотношениелЬа спК30 2 пгде К - коэффициент деления частоты;ь - длительность элементарнойпосылки входного сигнала;Й я - частота выходного напряжениягенератора 2 опорной частотыр причем 1/Й п с( (о уи " число разряцов реверсивногорегистра 9 сдвига,Максимальные исКажения длительности входных импульсов, измеряемыеустройством, составляют +50 ,. Так,например, если длительность входногосигнала1 5 сто устройство зафиксирует искаженияна +502. Если длительность входногосигнала1,"= 1 510то устройство отнесет такую посылку50 к разряду двухкратных по длительности и зафиксирует искажение -49 .,Разрядность регистра 9 сдвигавыбирается из условия, чтобы одиндискрет квантования длительностивходного сигнала соответствовал искажению длительности посылки на 1 ,так как максимальные искажения телеграфных сигналов не должны превьппать+50 , В противном случае сигнал от 1559327носится к другому разряду длительности, Так, например, ири приеме двух- кратной посылки, искажения которой достигают 517 (и выше), т.е.1 5 ь, или , ) 2,5 соустройство в первом случае отнесет принятую посылку в разряд однократных и заФиксирует результат искаже- ния л л+ / ", " / 100 ж,оа во втором случае принятая посылкабудет отнесена в разряд трехкратныхи будет зафиксирован результат иска 15 шему,При появлении логической единицыня выходе первого разряда регистра навыходе глементя ЗИ-ЗИ-ИЛИ 10 вновьсформирует.я сигнал, который переключит триг гер 8 в нулевое состояние,которое сохраняется до появления импульса пя выхопе элемента И 7, кото 55 жениял0 о - Ь,"оПои поступлении импульсов на тактовый вход реверсивного регистра 9сдвига логическая "1", записаннаяв первом разряде, смещается по разрядам регистра (фиг,2 д) в прямомнапрявлении, тяк кяк на его управляющем входе присутствует сигнал логической единицы, поступающий с прямоговыхода триггера 1.1. При появлении,логической единицы в и-м разряде реверсивного регистра 9 сдвига на выходе элемента ЗИ-ЗИ-И 31 И 10 Формируется импульс, который переключает триггер 8 в нулевое состояние, которыйзапирает элемент И б и отпирает элемент И 7, Очередной импульс с выходаделителя 5 частоты, через отпертыйэлемент И 7 (фиг,2 е) устанавливаеттриггер 8 вновь в единичное состояние, а триггер 11 по тактовому входупереключается в нулевое состояние,сигналы прямого и инверсного выходовкоторого изменяют режим работы реверсивного регистра 9 сдвига на обратный сдвиг и переключают блок 12сравнения кодов в режим поиска посылок с минимальной длительностью45(т,е. с максимальными искажениями отрицательного зиякя). Затем на протяжении п тактов работы реверсивногорегистра 9 сдвига логическая единицапродвигается по его разрядам в наэОправлении от старшего разряда к младрый переключает триггеры 8 и 11 вединичное состояние,При этом блок 12 сравнения кодоввновь возвратится в режим поискапосылок с максимальной длительностью(т.е. с максимальными искажениямиположительного знака), а режим работы реверсивного регистра 9 сдвигаизменится на противоположный,При появлении заднего фронтавходного сигнала на втором выходеформирователя 1 появляется сигнал,который переключает триггер 4 внулевое состояние, запрещая прохождение импульсов с выхода генератора 2опорной частоты через элемент И 3 навход делителя 5 частоты,Кроме того, этот сигнал даетразрешение блоку 12 сравнения кодовпровести сравнение числа, хранящегося в данный момент в блоке 13 памяти с числом, зафиксированным в реверсивном регистре 9 сдвига с учетомзнака искажения, который определяетвыходной сигнал триггера 11 и записывает результат сравнения двух чиселв блок 13 памяти, стирая, при необходимости, предыдущий результат измерения, Результат измерения величиныискажения, хранящийся в блоке 13памяти, отображается на индикаторе14.Сигнал с второго выхода формирователя 1 поступает на вход счетчика 15,емкость которого определяет базу анализа, т,е, число измерений, Сигналс выхода переполнения счетчика 15уетанявливает блок 13 памяти в исходное состояние, и цикл измерения повторяется,Принцип работы блока 12 сравнения кодов заключается в следующем,Выходные сигналы каждого из разрядов реверсивного регистра 9 сдвигапоступают на информационные входы1-и преобразователя кода 17, преобразующего и-разрядный позиционный кодв ш разрядный двоичный код в моментдействия сигнала пОпрос" на тактовомвходе преобразователя,Выходные коды преобразователяпоступают на группу А информационныхвходов цифрового компярятора 18 ина информационные входы блока 13 памяти. На группы информационных входовВ и С цифрового компяряторя поступают коды с информационных выходовблока 13 памяти, 1559 327Блок 13 памяти может быть выполнен в виде двух регистров, обеспечивающих хранение и перезапись информации,Цифровой компаратор 18 осуществля 5 ет фсравнение двух чисел текущего значения числа, характеризующего искажение входного сигнала, поступающего с преобразователя кода 17 (вход А) с одним из чисел В или С, поступающих 10 на входы компаратора с информационных выходов блока 13 памяти, по принци- пуАВ или А С.Конкретное число сравнения определяется уровнем сигнала, поступаю щего с инверсного выхода триггера 11 на вход выбора режима блока 12 сравнения кода и характеризующего знак искажения посылки входного сигнала устройства. 20 В момент поступления импульса "Опрос" (фиг,2 в) с выхода формирователя 1 блок 13 памяти может находиться в исходном (нулевом) состоянии, 25 а выходной сигнал, например пятого разряда реверсивного регистра 9 сдвига (фиг,2 д), совпал с сигналом Опрос30При этом на выходе преобразователя 17 кода формируется код числа,.соответствующего положительному искажению входного сигнала "+57", (На инверсном выходе триггера 11 установлен единичный уровень), В этом случае на выходе А . В цифрового компаратора 18 .в результате превышения числом А числа В, хранящегося в блоке 13 памяти (в исходном состоянии В=О), 40 формируется импульс, соответствующий тому что число, поступившее с выхода преобразователя 17 кода ("А) больше положительного числа, хранящегося в данный момент времени в блоке 13 памяти (В), При одновременном поступлении этого сигнала и сигнала "Опрос" на информационные входы блока 13 памяти, в последнем осуществляется запись величины числа "А" с одновременным стиранием предыдущего числа "В". Если при дальнейших измерениях посылок входного сигнала величина положительных искажений будет меньше "+57." т.е. (А с В), то состояние блока 13 памяти остается без55 изменения, а изменение его состояния возможно только в том случае, когда величина положительных искажений превысит величину "+57" (т, е. будет А) В).Если . искажения посылок входного сигнала имеют отрицательный знак, то в цифровом компараторе 18 сравнивается текущее значение числа "А" и числом "С", хранящимся в блоке 13 памяти.Алгоритм сравнения чисел и поиск величины ./А//С/ аналогичен описанному.В блоке 12 сравнения кодов осуществляется сравнение двух чисел и по- исК числа, соответствующего величине максимального искажения входного сигнала.При этом максимальному искажению, имеющему отрицательный знак, соответствует минимальная длительность входного сигнала, а максимальному искажению с положительным знаком соответствует максимальная длительностьвходного сигнала, Определение максимальных искажений осуществляетсяпо отношению к длительности элементарной посылки независимо от кратности посылок телеграфного сигнала,поступающего на вход устройства всоответствии с зависимостьюл л,О = - 1007.,огде- величина искажения посылкив 7Введение в известноеустройство элементов И б и 7, триггеров 8 и 11, элемента ЗИ-ЗИ-ИЛИ 10, реверсивного регистра 9 сдвига и соответствующее выполнение блока 12 сравнения кодов позволяет измерять посылки любой кратности с искажениями любого знака.Формула изобретения1. Устройство для измерения искажения длительности импульсов, ссддержащее формирователь,.генератор опорной частоты, элемент И, триггер, делитель частоты, блок сравнения кодов, блок памяти, индикатор, счетчик и входную шину, подключенную к первому входу формирователя, причем выход генератора опорной частоты соединен с первым входом первого элемента И, второй вход которого соединен с прямым выходом первого триггера, а выход подключен к входу делителя частоты, первая и вторая группы информационныхвыходов блока памяти соединены с первой и второй группами информационных входов блока сравнения кодов и входом индикатора, о т л и ч а ю щ е е с я тем, что, с целью повышения точности5 измерения искажения длительности импульсов, в него дополнительно введены два триггера, два элемента И, элемент ЗИ-ЗИ-ИЛИ и реверсивный регистр10 сдвига, причем выход генератора опорной частоты соединен с вторым входом формирователя, первый выход которого подключен к единичному входу первого триггера, входу обнуления делителя частоты, первому единичному входу второго триггера, единичному входу третьего триггера и входу установки реверсивного регистра сдвига, второй выход формирователя соединен с нуле 20 вым входом первого триггера, входами опроса блока сравнения кодов и блока памяти и со счетным входом счетчика, выход которого подключен к входу обнуления блока памяти, информационные 25 входы которого соединены с группой информационных выходов и пЕрвым и вторым выходами результата сравнения блока сравнения кодов, третья группа информационных входов которо" го подключена к информационным выхо дам реверсивного регистра сдвига, выходы первого и и-го разрядов которого соединены с первыми входами соответственно первого и второго элементов И элемента ЗИ-ЗИ-ИЛИ, вторые35 входы которых объединены и подключены к тактовому входу реверсивного регистра сдвига и выходу второго элемента И, первый вход которого соединен с выходом делителя частоты и первым входом третьего элемента И, а второй вход второго элемента И подключен к прямому выходу второго триггера, второй единичный вход кото рого соединен с тактовым входом третьего триггера и выходом третьего элемента И, второй вход которого подключен к инверсному выходу второго триггера, нулевой вход которого соединен с выходом элемента ЗИ-ЗИ-ИЛИ1 причем третий вход второго элемента И элемента ЗИ-ЗИ-ИЛИ подключен к входу управления реверсивного регистра сдвига и прямому выходу третьего триггера, инверсный выход которого соединен с третьим входом пЕрвого элемента И элемента ЗИ-ЗИ-ИЛИ и входом выбора режима блока сравнения кодов,2.Устройство по и,1, о т л и ч а ю щ е е с я тем, что блок срав. нения кодов содержит преобразовател кода, цифровой компаратор, три груп пы информационных входов, группу информационных выходов, вход выбора режима, вход опроса и два выхода результатов сравнения, причем первая и вторая группы информационных входов соединены соответственно с первой и второй группами информапионйых входов цифрового компаратора, третья группа информационных входов которого подключена к группе информационных выходов блока сравнения кодов и информационным выходам преобразователя кода, информационные входы которого соединены с третьей группой информационных входов блока сравнения кодов, вход опроса которого подключен к тактовому входу преобразователя кода, а вход выбора режима соединен с прямым и инверсным входами выбора режима цифрового компаратора, первый и второй выходы результата сравнения которого подключены соответственно к первому и второму выходам результата сравнения блока сравнения кодов,1559 327 Составитель Ю.ШишкС,Петрушева Техред А.Кравчук ак рректор С.Шевкун роизводственно-издательский комбинат "Патент", г, Ужг гарина, 101 Заказ 837ВНИИПИ Госуд Тираж 35 венного комитета по и 113035, Москва, И,Подписное етениям и открытиям при ГКНТ СССРушская наб., д, 4/5