Матричное вычислительное устройство

(51) 5 0 06 Р 7/5 1 Й КОМИТЕТ М И ОТНРЫТИ ОСУДАРСТВЕНПО ИЗОБРЕТЕНПРИ ГКНТ СССР И"(57) Изобретени тельной технике зовано при пост матричного типа ции умножения и ислиолье относится к в и может быть и ении вычислит ля выполнения иера- чи ения двоичны Изобретен ельной техн ано при пос ислителей м- разрядность ств па для вып ног ент пу 4, элиз И еет леодов руппуили дели (вхо), первходовтеля У)ды млад ИСАНИЕ ИЗОБР ОРСНОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство ССР 1164697, кл. С 06 Р 7/52, 198Авторское свидетельство СССРР 1024910, кл. С 06 Р 7/52, 198 ТРИЧНОЕ ВЫЧИСЛ 11 ТЕЛЬНОЕ относится к вычисли и может быть использонии однотактовых вынения операции умножения и деления двоичных целых и дробных чисел, представленных в дополнительном коде.Цель изобретения - расширение функциональных возможностей за счет умножения и деления двоичных чисел в дополнительных кодах,На фиг. 1 приведена структурная схема предлагаемого устройства при И=4; на фиг. 2 - функциональная схема узла; на фиг, 3 - функциональная схема ячейки, используемой в устройстве; на фиг. 4 и 5 - схемы вычислительных процессов происходящих при сел. Целью изобретения является расширение функциональных возможностейза счет умножения и деления двоичныхчисел в дополнительных кодах, Матричное вычислительное устройство содержит матрицу ячеек из 11 строк и Мстолбцов, первую и вторую группы из Иэлементов И, группы из И одноразрядных сумматоров, а каждая ячейка матрицы включает элемент ИСЮПЗЧАЮЦЕЕ ИЛИ,элемент И и одноразрядный сумматор,Устройство дополнительно содержитэлемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ШВ 1,группу из 11 коммутаторов, элемент ИЛИи И узлов, каждый из которых включаетдва коммутатора, три элемента ИСКЛИЧА 1 ЩЕЕ ИЛИ, элемент ИЕ и элементШП 1. 5 ил. умножении и де и (И операндов). Иатричное вычислительное устр о (фиг. 1) содержит группу из И лов 1, матрицу Их 11 ячеек 2, элем НЕ 3, первую группу изМ элемент емент ИСКЛ 1 ЧА 111 ЕЕ Ш 1 И 5, гр коммутаторов 6, элемент ШЯ вторую группу из И элементов И 8 группу из Ы одноразрядных суммат ров 9. Кроме этого, устройство и первый 10 и второй 11 входы упра ния устройством, первую группу в 12 (входы множителя В или старши разрядов делимого Х), вторую г 13 (входы множимого А третью группу входов ших разрядов делимого Хвую группу выходов 15 (выходы старних разрядов произведения С или частного Х), вторую группу выходов 16 (выходы младших разрядов произведения С ), а5 также вход 17 логического нуля.Каждый узел 1 (Аиг. 2), выполняющий в устройстве функции локального (поразрядного) управления, содержит первый коммутатор 18, первый 19 и втброй 20 элементы ИС 1(1 ПОЧА 1 ОЦЕ 1, ШП 1, элемент И-НЕ 21, третий элемент ИС-" К 1 ПОЧА 1 О 11 ЕЕ Ш 1 И 22, второй коммутатор 23 и элемент ШП 1 24. Кроме этого, узел 1 имеет вход 25, подключенный к первому входу коммутатора 18, первым входам элементов ИСЮПОЧАЗЖ 1 ЕЕ ИЛИ 19 и 22, а также второму входу коммутатора 23, выход 26 первого коммутатора, вход 27, подключенный к второму и первому входу элементов ИСКЗПОЧАЮЩЕЕ ИЛИ 19 и 20 соответственно, второй вход 28 второго элемента ИС 101 ЮЧА 1 ЩЕЕ ШП 1, выход 29 второго коммутатора, выход 30 элемента ШП 1, второй вход 31 25 элемента Ш 1 И, выход 32 второго элемента ИСКЛ 1 ОЧА 1)ЦЕЕ ИЛ 11 второй вход 33 третьего элемена ИСКЗПОЧАЮЦЕЕ ШП 1,Каждая ячейка 2 (Аиг. 3), выполняющая Аункции поразрядной ариАметической обработки, содержит элемент ИСКЗПОЧАЮЦЕЕ ШП 1 34, элемент И 35 и одноразрядный сумматор 36. Кроме этого., ячейка 2 имеет выход 37 переноса одноразрядного сумматора, второй вход 38 элемента И, первый 39 и второй 4035 входы элемента ИСКЛЮЧАЮЦЕЕ ШП 1, второй вход 41, вход переноса 42 и выход 43 одноразрядного сумматора соответственно.Входы управления коммутаторов не изображены. При делении коммутаторы передают инАормацию через первые входы, расположенные на условных граАических отображениях (УГО) сверху и слева, а при умножении - с вторых входов, расположенных соответственно снизу и справа.Номера строк в устройстве возрастают сверху вниз, а столбцов - слева направо. Аналогична нумерация элемен-тов в группах. Входы знаковых разрядов операндов и выход знака результата расположены в разрядных группах слева и сверху.Умножение в устройстве выполняет ся следующим образом (фиг.1), На вход 10 управления должен поступать нулевой уровень, а на вход 11 - еди ничный. При этом происходит настройка на операцию С=А В, что обеспечивается передачей информационных сигналов через вторые входы коммутаторов(расположенных на УГО справа и снизу), настройкой элементов И 8 и ШП 14 на режим логического повторения,а также закреплением за элементомИЛИ 7 функций генератора логическойединицы. Дополнительный код И-разрядного множимого А поступает на входы 13 устройства и передается во всестроки ячеек матрицы, Дополнительный код множителя В в М разрядов поступает на входы 12 устройства и передается в узлы 1, В узлах 1 происходит преобразование кода из двоичнойсистемы счисления (0,1) в двоичнуюсистему счисления (-1, О, +1), используемую только для внутреннегопредставления множителя. В этом случае произведение С будет представлено обычным двоичным кодом (0,1), таккак оно получено в результате суммирования либо вычитания кодов множимого А, не подвергавшихся нреобразованию. Код (2 М)-разрядного произведения С Аормируется на выходах 15 и 16устройства (соответственно М старшихи Ммладших разрядов),Алгоритм умножения основан на следующей формуле (для дробных чисел): М- Н-С= ,А 2+Х. (а,ЩЬ, ) (Ь; 9, )1=0(О, 1) и считается, что =0;разряд множителя В, выражен-ного в двоичной системе счисления (-1, О, +1), причем ;еФормулу (1) при И=4 можно представить в виде следующего инАормационного поля частичных произведений, кода поправки и константного члена, дающих при суммировании код произведения С. Причем каждый бит инАормационного поля представлен здесь в виде прямоугольника, в прямоугольнике отображен и способ вычисления этого бита.1541599ааа 3 ла аа,аа ааа а мируетс зобс с с с с 25Код поправки формируется на выходах коммутаторов 18 узлов 1 и поступает для суммирования на вторые входы сум-, маторов ячеек 2 первой строки матрицы, Вычисление каждого информационного 30 разряда кода поправки происходит на элементах ИСК 3 ЮЧАЮ 11 ЕЕ И 3 И 19 (операция а,ЮЬ;), элементе ИСКЛЮЧАЮЦЕЕ И 3 И 22 (операция Ь;ЙЬ;,) и элементеИ-НЕ 21.Вычисление частичных произведений выполняется на элементах ИСКЛЮЧАЮЦЕЕ ИЛИ 34 и И 35 каждой рз строк ячееек 2 матрицы, управляемых сигналами с выходов коммутатора 23 и элемента ИЛИ 40 24 соответствуюцего этой строке узlла 1, При Ь,=+1 на выходе коммутатора 23 и элемента ШП 24 формируется код 01, при Ъ; =-1 формируется код 11, а при Ь =(3 этот код равен 10 или 00, 45 Сами же Ь; определяются по значению двух разрядов Ь; и Ь . Причем Ъ, =О, если Ь, и Ь;+ одинаковы; в противномслучае Ь;=-1, если Ь;=1, иначе Ь =+1, если Ь=О. 50Константный член 2.2 задается единичным уровнем на выходе элемента ИЛИ 1 (так как на входе 11 единица), и уровнем единицы, формируемым при этом на выходе 11-го коммутатора 6.Сформированные таким образом слагаемые формулы (1) суммируются сумматорами ячеек 1 и сумматорами 6 группы. 1 олноразрядное произведение фор. й-(а ЮЬ,)УЬ,ж;) 2 а 1 РЧастичные произведений,Е Ь 2аО М:онстантный член 2 2 ходах сумматоров ячеек 2 И-й строки и группы 6, и далее поступает на выходы 15 и 16. При этомна.входах 14 должен быть нулевой кодпри вычислении С=А В. В противномслучае устройство реализует формулуааС=АВ+Х (где Х - код на входах 14),что позволяет дополнительно вводитьпоправки в виде смецений либо осуцествлять округление при усечении разрядности произведения,Примеры фиг. 4) иллюстрируют вычислительные процессы в устройствепри реализации умножения В=АБ Раряды промежуточного представленияведены овалом, а стрелки указывают наформируемые по их значению частичныепроизведения. еление в предлагаемом устройстве выполняется по алгоритму без восстановления остатка. Перед выполнением операции Х=Х/У на вход 10 управления необходимо подать логическую единицу а на вход 11 - логический ноль (фиг. 1). Это обеспечивает передачу информационных сигналов через первые входы коммутаторов (,входы, расположенные сверху и слева на УГО коммутаторов). Одновременно с этим блокируется прохождение сигналов через элементы И группы 8, а элемент ШИ 7 и элементы И 35 ячеек 2 начинают работать как логические повторители.нен с ш-м разрядным выходом второй группы выходов с стройства, о т л ич а ю щ е е с я тем, что, с целью расширения Аункциональных возможнос 5 тей за счет умножения и деления в дополнительных кодах, введены элемент НЕ, элемент ИСКЛЮЧАЮЦЕЕ ИЛИ, группа из М коммутаторов, элемент И 3 П 1 и 1 управляющих узлов, каждый из которыхсодержит два коммутатора, три элемента ИСЮЮЧАМЕЕ ШП 1, элемент И-НЕ и элемент ШН 1, и-й разрядный вход первой группы входов соединен с первым входом первого и третьего эле ментов ИС 1 СЛЮЧАОПЕЕ Ш 1 И, первым входом первого коммутатора и вторым входом второго коммутатора и-го управляющего узла, а также с вторым входом третьего элемента ИСКЛЮЧАЯЕЕ ШШ . 20 (и)-го управляющего узла, первый разрядный вход второй группы входов устройства соединен с вторым входом первого и первым входом второго элемента ИСЮПОЧАЮЦЕЕ ШП 1 каждого и-го управляющего узла и первым входом элемента ИСЮ 1 ЮЧАЮЦЕЕ ШП 1, выходы первого и второго элементов ИСЮПОЧА 1 ОЦЕЕ ИЛИ и-го управляющего узла соединены соответственно с первым входом эле-: - 30 мента И-НЕ и первым входом второго коммутатора этого же п-го управляющего узла, а выход и второй вход элемента И-НЕ п-го управляющего уЛла соединены соответственно с вторым 35 входом первого коммутатора и выходом третьего элемента ИСКЗПОЧАЮЦЕЕ ШП 1 и-го управляющего узла, причем к выходу третьего элемента ИСКЛЮЧАЮЦЕЕ ИЛИ и-го управляющего узла подключен 40 первый вход элемента ШП 1 этого же узла, выход переноса одноразрядного сумматора первой ячейки щ-й строки матрицы соединен с вторым входом второго элемента ИСКЗПОЧА 10 ЦЕЕ ШП 45 (тп+1) - го управляющего узла, а выход переноса одноразрядного сумматора первой ячейки 1-й строки матрицы соединен с вторым входом элемента ИСКЗПОЧАВВЕЕ ИЛИ, выход которого соединен с первым входом элемента ИЛИ, а второй вход и выход этого эЛемента Ш 1 И соединены соответственно с вторым входом управления устройства и входом переноса М-го одноразрядного суммато 55 ра Группы, первый и второй входы ш-го1 коммутатора группы соединены соответственно с выходом второго элемента ИСК 3 ЫЧА 10 ЦЕЕ И 31 И ш-го управляющегоузла и выходом переноса одноразрядного сумматора первой ячейки и+1)-йстроки матрицы, первый и второй входы 1-го коммутатора группы соединенысоответственно с выходом второго элемента ИСКЗПОЧАЮПЕЕ ШП 1 М-го управляющего узла и выходом элемента ШП 1,первый и второй входы п-го одноразрядного сумматора группы соединенысоответственно с выходами п-го коммутатора и и-го элемента И второйгруппы, вход переноса одноразрядногосумматора М-й ячейки п-й строки матрицы соединен с выходом и-го элемента И первой группы, а первый и второй входы этого же элемента И соединены соответственно с первым входомэлемента ИСК 3 ПОЧАЮЦЕЕ ИЛИ и вторым входом элемента И этой же М-й ячейки и-йстроки матрицы, первый вход элементаИСКЛЮЧ",ОПЕЕ ШП 1 и второй вход элемента И первой ячейки (ш+1)-й строкиматрицы соединены соответственно с выходом второго коммутатора и выходомэлемента И 3 П 1 (в+1)-го управляющегоузла, выход второго коммутатора и выход элемента Ш 1 И первого управляющегоузла соединены соответственно с входом элемента НЕ и вторым входом элемента И первой ячейки первой строкиматрицы, а выход элемента НЕ соединенс первым входом элемента ИСКЗПОЧАОЦЕЕШП 1 этой же ячейки, второй вход второго элемента ИСКЛЮЧА 1 ОЦЕЕ Ш 1 И первогоуправляющего узла соединен с выходомпервого коммутатора первого управляющего узла, второй вход одноразрядного сумматора ш-й ячейки первойстроки матрицы соединен с выходом первого коммутатора (щ+1)-го узла, второй вход одноразрядного сумматора М-йячейки п-й строки матрицы соединен си-м разрядным входом третьей группывходов устройства, вторые входы элементов И 31 И каждого управляющего узла,а также входы управления коммутаторовгруппы и коммутаторов всех управляющих узлов подключены к первому входууправления устройства, второй входтретьего элемента ИСКЗПОЧАЮЕЕ ИЛИИ-го управляющего узла подключен квходулогического нуля устройства.по част но вция 2- ит О 1 О по терация О 1 О а-я ьтс 1 ЛО 1.О 1 О+1.ОП реалиятвбго ееудът рииеры Леде 1 - 1,1 ОСО 1 О . (-ф)1. О.ПО(ф 1.1 ООО 1 Опо 1.ООНО о,по 1.ПО 1 О 1,1 О 1 О о.по 1.оПУ 1 1,0 хг о.оппо " (Д)а - 1,О 1 О(-Р О.1 Ш 1.О 1 О о.ооп о.опо 1,О 1 О 1.1 О 1 О В.оП( Фо рциро ваиихф йиаюв