Устройство для сжатия информации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТ ИЧЕСНИХРЕСПУБЛИК 119) 111) 151) 4 С 01 С 15 0 КОМИТЕТ ОТКРЫТИЯМ УДАРСТВЕККЫЗОБРЕТЕ КИЯМ ГКНТ СССР П П ЕЛЬСТВ К АВТОРСК(54) УСТРОЙСТВ (57) Изобрете тике и вычисл назначено для альнои, масшт ния поносы с НфОР СЖАТИЯноситсяой техни тома- предв реие о тель за сигналовемени; соглай пропускани а б ол 301896 8.09.8 5.12.8 Л. На рянивп Шевчук 21.398 Авторск 44 кл(56)У 972 ИЗОБРЕТЕНИ анализируюцей и измерительной аппаратуры и пр. Цель - повьппение точности устройства. Устройство для слитияинформации содержит усилитель 1, преобразователь 2 аналог-код, формирователь 3 адреса, блок 4 памяти, коммутатор 5 кодов, элемент 7 задер)кки,регистр 8 памяти, преобразователь .9код-аналог, первый ключ 1 О, второйключ 11, Формирователь 12 управляющих сигналов, синхронизатор 13, делители 14 частоты, дешифраторы 15,умнокители 16 частоты, элементы И 17первой группы, элементы И 18 второйгруппы и элементы ИЛИ 19 , 192 з.п. Ф-лы, 5 ил.Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в реальном масштабе времени, согласования полосы с полосой пропускания анализирующей и измерительной аппаратуры и пр.Цель изобретения - повышение точности устройства за счет уменьшения динамического диапазона входного сигнала преобразователя аналог-код.На фиг. 1 представлена Функциональная схема устройства сжатия; на фиг. 2 - схема формирователя управ 15 ляющих сигналов; на Фиг. 3 - схема формирователя адреса, на Фиг. 4 временные диаграммы, поясняющие работу устройства на фиг. 5 - временные диаграммы, поясняющие работу фор мирователя управляющих сигналов.Устройство для сжатия информации0 (фиг. 1) содержит усилитель 1, преобразователь 2 аналог-код, формирователь 3 адреса, блок 4 памяти, коммутатор 5 кодов, сумматор 6 кодов, элемент 7 задержки, регистр 8 памятиУ 1 преобразователь 9 код-аналог, первый ключ 10, второй ключ 11, формирователь 12 управляющих сигналов синхроФ,30 низатор 13, делители 14 -14 , часто- ты, дешифраторы 15 -15 , умножители 16, -16 частоты, элементы. И 17 -17 первой группы, элементы И 18 -18 второй группы, элементы ИЛИ 19 и 19 .35Формирователь управляющих сигналов (фиг. 2) содержит компаратор 20, Формирователь 21 импульсов, триггеры 22-25, элемент 26 И шину 27 нулевого потенциала. 40Формирователь адреса (фиг. 3) содержит счетчики 28 и 29, блок 30 сравнения кодов, элемент ИЛИ 31, коммутатор 32 кодов, Формирователь 33 импульсов сброса. 45Устройство работает следующим образом.Входной периодический сигнал (Б, Фиг. 4 а) поступает на усилитель 1 и на Формирователь 12 управляющих сигналов, на выходах которого после запуска синхронизатором 13 формируются сигналы разрешения: на третьем выходе - на длительность первого периода входного сигнала (фиг. 4 б), на втором выходе - на длительность второго периода (фиг, 4 в), на первом выходе - на считывание информации из блока памяти после окончания второго периода и до следующего запуска устройства (фиг. 4 г),Таким образом, работа устройстваосуществляется в три этапа. На первом этапе (первый период входногосигнала) осуществляется Формированиечастоты запуска преобразователя 2аналог-код и частоты считывания информации из блока 4 памяти и тактнрования преобразователя 9 код-аналог,На первые входы умножителей 16 -164частоты поступает сигнал разрешенияих работы из сетки частот, Формируемой каждым умножителем, осуществляется выбор такой частоты, которая обеспечивает деление одного периода начисло, равное числу ординат, находящееся в пределах отдо 2 ,Для обеспечения удобства проведения спектрального анализа с помощьюпредлагаемого устройства частота запуска преобразователя 2 аналог-кодЕ и частота запуска преобразователя9 код-аналог Е. должны соотноситься3следующим образом:32 /Г = 10 , где 1 = 1,2,БФормирование указанной сетки частот осуществляется с помощью умножителей 16 -16 частоты и (И) делителей 14 -14 частоты, причем последние в этом случае имеют коэффициент деления К=10, Благодаря этому на входах соседних И умножителей 16, -16 частоты, идентичные частоты кратны десяти.Все умножители 16 -16 частоты наАчинают работать одновременно и выбор3частот Й и Е, осуществляется сле.)дующим образом.После первого переполнения счетчика первого умножителя 161 частоты он включает соответствующие элементы И 17 и 18 обеих групп, а так как на вторых входах последних также имеется разрешающий сигнал, то через них и через элементы ИЛИ 19, и 19 на ключи 10 и 11 поступают частоты Г и 2, После первого переполнения счетчика второго умножителя 16 частоты он включает соответствующие элементы И 17 , 18 обеих групп, а первые эле-менты И 17 , 18 обеих групп выключает. Через второй элемент И 17 первой группы поступает частота Г , а4 через второй элемент И 18 второй группы поступает частота Г , причем3отношение равно Г; /Е =10. Аналогич29043 35 Входной периодический сигнал Б)поступает на вход компаратора 20. После прихода сигнала запуска с синхронизатора 13 схема формирователяпри помоци триггера 22 приводится врабочее состояние. При каждом переходе через нуль периодического входного сигнала компаратор 20 Формируетпрямоугольные импульсы. Формирователь21 по каждому Фронту формирует импульсы, поступаюцие ца счетный вход триггера 23, Который делит частоту поступающих импульсов на два. Выходные сигналы триггера 23 поступают на счетные входы триггеров 24 и 25. ПереднимФронтом выходного сигнала триггера 23опрокидывается триггер 24, выход которого соединен с Р-входом триггера 25и первым входом элемента И 26, приэтом на выходе элемента И 26 формируется начало сигнала разрешения цз 45 50 55 5 15 ные изменения происходят после пере полнения счетчика )-го умножителя 16) частоты, причем выполняется соотношение Г /Г. =10 . ВьполнвциеЪэтого соотношения обеспечивается вы 3 11) полнением отношения й /Г ) = 10)и тем, что все частоты 1 поступаюттолько из первого умножителя 16 частоты.Таким образом, в течение первого периода входного сигнала осуществляется выбор частот 1. и ГНа втором этапе работы устройства (второй период входного сигнала) с третьего выхода формирователя 12 управляющих сигналов на умножители 16-16 частоты поступает запрет их работы, со второго выхода формирователя 12 управляющих сигналов поступает сигнал разрешения на первый вход формирователя 3 адреса, четвертый вход коммутатора 5 кодов и первый вход второго 11 ключа (фиг. 4 б).При этом на первый вход сумматора 6 через коммутатор 5 кодов подключается выходной код преобразователя 2 аналог-код, С выбранной частотой й4 осуществляется запуск преобразователя 2 аналог-код и запись полученных выбранных значений входного сигнала в блок 4 памяти.В начале первого измерения выходное напряжение преобразователя 9 коданалог равно нулю, а следовательно, на вход преобразователя 2 аналогкод поступает полностью входной сиг" нал Б Код первого преобразования И = Б, по сигналу "Конец преобразо 11вания записывается в первый адрес блока 4 памяти и после задержки, ,сформированной блоком, в регистр 8 памяти. В результате на выходе преобразователя 9 код-аналог устанавливается выходное напряжение 1)к, Ю т.е. У = У, (фиг. 4 е). При этом на вход преобразователя 2 аналог-код поступает напряжение, равное Б 1)к (Фиг. 4 ж). Результат второго преобразования аналогично записывается во второй адрес блока памяти 4 и поступает на вход сумматора 6, на вторые входы которого поступает код М, из регистра 8 памяти. На выходе суматоре 6 формируется код, равный К +Б, которыи(по разрешающему сигналу на блоке 7 задержки 2 переписывается в регистр 8 памяти. При этом код Б+Н пропорцио 5 10 15 20 25 30 нален входному сигналу, т,е. ц, = И,+И,.Йа выходе преобразователя 9 коданалог устанавливается напряжение "ку =1" +Н или Н "лаНа вход преобразователя 2 аналогкод поступает напряжение, равное Нлз НкаПоследующие преобразования происходят аналогично.По окончании второго периода сигнала в блоке 4 памяти оказываются заполненными от о до 2 е( выборочных значений. В тот же момент второй ключ 11 закрывается, а первый ключ 1 О и коммутатор 5 кодов открывается сигналом разрешения с первого выхода Формирователя 12 управляющих сигналов. Начинается третий этап работы устройства - считывание информации из блока 4 памяти и ее преобразование в аналоговую форму в преобразователе 9 код-аналог. С выхода первого 10 ключа частота Г. поступает на такЭтирование формирователя 3, преобразователя 9 аналог-код и на вход элемента 7 задержки. Считывание информации происходит непрерывно до следующего запуска устройства, Начало третьего этапа работы означает конец преобразования временного (спектрального) масштаба входного периодического сигнала. формирователь 12 управляющих сигналов работает следующим образом (фиг. 2)длительность первого периода входного сигнала "Вых.1".С началом второго периода входного сигнала передним фронтом триггера 23 опрокидывается триггер 25 и передним фронтом инверсного выхода, поступающего на второй вход элемента И 26, Формируется конец сигнала "Вых,1".Одновременно передним фронтом пря мого выхода триггера 25 начинается формирование сигнала разрешения на длительность второго периода входно го сигнала "Вых. П". По окончании второго, периода входного сигнала передним Фронтом выходного сигнала триггера 23 опрокидывается триггер цикла 22 и третий триггер 25 и, следовательно, оканчивается формирование сигнала "Вых.П" и начинается формирование сигнала "Вьж.11", ко 20 торьй является сигналом разрешения на считывание информации.На Фиг. 5 представлена временная диаграмма работы формирователя управляющих сигналов 12.Компаратор 20 Формирователя управляющих сигналов выполнен на базе интегральных операционных усилителей, остальные узлы могут быть построены на интегральных цифровых микросхе 30 мах 155 серии.Формирователь 3 адреса работает следующим образом,(фиг. 3). На втором этапе работы устройства для сжатия информации со второго выхода 35 формирователя управляющих сигналов 12 поступает сигнал разрешения на первьй вход Формирователя 3 адреса и выходной код счетчика 28 через коммутатор 32 кодов поступает на выход 40 Формирователя адреса, По переднему фронту управляющего сигнала формирователь 33 Формирует импульс, который устанавливает счетчик 28 в нулевое состояние. Выходной импульс Формиро вателя 33 через элемент ИЛИ 31 устанавливает в нулевое состояние счетчик 29 и поступает на второй выход формирователя адреса и, следовательно, на установочный вход регистра 50памяти 8. Импульсы запуска преобра зователя 2 аналог-код с ключа 11 поступают на второй вход формирователясброса и количество их Фиксируется счетчиком 28. Первьй импульс запуска преобразователя 2 аналог-код устанавливает в счетчике 8 единицу и результат первого преобразования преобразователя аналог-код 2 записывается в первьй адрес блока 4 памяти. Следующие импульсы запуска преобразователя аналог-код 2 изменяют состояние счетчика 28 на единицу и, следовательно, результаты преобразования записываются в последующие адреса блока 4 памяти.По окончании сигнала на 11 Вых.П" Формирователя 12 управляющих сигналов коммутатор 32 кодов переключает на вход блока памяти 4 сигналы со счетчиком 29, при этом на вход счетчика 28 поступление импульсов прекращается. На вход счетчика 29 поступают импульсы с выхода ключа 10, который открывается. сигналом формирователя 12 управляющих сигналов. В результате на выходе счетчика 29 код последова тельно изменяется и из блока 4 памяти выводится код результатов измерений на втором этапе работы устройства.При равенстве выходных кодов счетчиков 28 и 29 срабатывает блок 30, и счетчик 29 устанавливается в нулевое состояние, В нулевое состояние устанавливается также регистр 8 памяти, после чего вывод кода из блока памяти 4 начинается снова с первого адреса. Считывание информации происходит непрерывно до следующего запуска устройства.Формула и з обретения1. Устройство для сжатия информации, содержащее синхронизатор, первый выход которого соединен с первым входом Формирователя управляющих сигналов, второй вход которого является входом устройства, первый и второй выходы формирователя управляющих сигналов соединены соответственно с первым входом первого ключа и объединенными первыми входами формирователя адреса и второго ключа, выход которого соединен с первым входом преобразователя аналог - код и вторым выходом Формирователя адреса, первый выход которого соединен с первым входом блока памяти, второй вход которого подключен к первому выходу преобразователя аналог - код, Выход первого ключа соединен с третьим входом формирователя адреса и первым входом преобразователя коданалог, выход которого является выходом устройства, третий выход формирователя управляющих сигналов соеди29043 1 Ора соединен с входом первого делителя частоты и вторым входом первогоумножителя частоты, выход каждогоделителя частоты соединен с входомследующего делителя частоты и вторым 9 15 нен с объединенными первыми входами И умножителей частоты, первые выходы которых соединены с первыми входами одноименных элементов Й первой группы, выходы которых соединены с одноименными входами первого элемента ИЛИ, выход которого соединен с вторым входом второго кпюча, вторые выходы умножителей частоты соединены с вторыми входами одноименных элементов И первой группы и первыми входами одноименных элементов И второй группы, выходы которых соединены с одноименными входами второго элемента ИЛИ, выход которого соединен с вторым входом первого ключа, третьи выходы умножителей частоты соединены с первыми входами одноименных дешифраторов, выходы которых соединены с вторыми входами одноименных элементов И второй группы, четвертый выход первого умножителя частоты соединен с объединенными вторыми входами дешифраторов, четвертые выходы второгоИ-го умножителей частоты соединены с третьими входами соответственно первого - (К)-го элементов И первой и второй группы, о т л и ч а ющ е е с я тем, что, с целью повышения точности устройства, в него введены коммутатор, сумматор, регистр памяти, элемент задержки и усилитель, первый и второй входы которого подключены к входу устройства н выходу преобразователя код-аналог соответственно, выход усилителя соединен с вторым входом преобразователя аналог - код, второй выход которого соединен с первым входом элемента задержки и третьим входом блока памяти, выход которого соединен с первым входом коммутатора, второй вход которого подключен к первому выходу преобразователя аналог-код, третий и четвертый входы коммутатора подключены соответственно к первому и второму выходам формирователя управляющих сигналов, выход коммутатора соединен с первым входом сумматора, выход которого соединен с первым входом регистра памяти, второй вход которого подключен к второму выходу формирователя адреса, выход регистра памяти соединен с вторыми входами сумматора и преобразователя код-аналог, выход и второй вход элемента задержки подключены соответственно к третьему входу регистра памяти и выходу первого ключа, второй выход синхронизатовходом второго и последующих умножителей частоты.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь управляющих сигналов выполнен натриггерах, элементе И, формирователеимпульсовшине нулевого потенциалаи компараторе, выход которого черезформирователь импульсов соединен спервым входом первого триггера, выход которого соединен с первыми входами второго, третьего и четвертоготриггеров, выход второго триггерасоединен с первым входом элемента Ии вторым входом третьего триггера, инверсный выход которого соединен свторым входом элемента И, выход которого является первый выходом формиро вателя, прямой выход третьего триггера соединен с вторым входом четвертого триггера и является вторым выходом формирователя, инверсный выходчетвертого триггера соединен с вторымн входами первого и второго триггеров и третьим входом третьего триггера, третий вход и прямой выход четвертого триггера являются соответственно первым входом и третьим выходом формирователя, первый и второй 35 входы компаратора соответственноподключен к шине нулевого потенциалаи является вторым входом формирователя.3. Устройство по п. 1, о т л и 40 ч а ю щ е е с я тем, что, формирователь адреса выполнен на счетчиках,коммутаторе, блоке сравнения, элементе ИЛИ и формирователе импульсовсброса, выход которого соединен с 45 первыми входами элемента ИЛИ и первого счетчика, выход которого соединенс первыми входами блока сравненияи коммутатора, выход которого является первым выходом формирователя, вы ход блока сравнения соединен с вторымвходом элемента ИЛИ, выход элементаИЛИ является вторым выходом формирователя и соединен с первым входомвторого счетчика, выход которого сое-, 55 динен с вторыми входами коммутатораи блока сравнения, второй вход первого счетчика является первым входомформирователя, вход формирователя импульсов сброса объединен с третьим11 1529043 12 входом коммутатора и является вторым второго счетчика является третьим входом формирователя, второй вход . входом формирователя.9 Ьр7 ре1529043 орректор Н.Корол Редак Горва ираж 68 исное Производственно-издательский комбинат "Патент", г. Укгород, ул. Гагарина, 1 кав 7839/35 НИИПИ Государственного ко 113035, Мооставитель Н.Бочаровехред Л.Олийнык митета по изобретениям и открытиям при Г ква, Ж, Раушская наб., д. 4/5