Формирователь корректирующего кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 695515 А 1 51)5 Н 03 М 13/02 ОПИСАНИЕ ИЗОБРЕТЕН СКОМУ СВИДЕТЕЛЬ К льство СССР7/04, 1985.льство СССР13/00, 1987.ЛЬ КОРРЕКТ РУЮГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР 1(57) Изобретение относится к электросвязи и монет использоваться длякодирования цифровой информации избыточным кодом Хемминга. Устройство формирует корректирующий код для двоичного цифрового сигнала параллельно-последовательныМ кадом, что повышает быстродействие устройства. Формирователь содержит счетчик 1 (импульсов), сумматоры 2, 3 по модулю два, элементы 4, 11 задержки, группу 5 элементов И, группы 6, 7 триггеров, элемент ИЛИ 8, триггер 9 и блок 10 постоянной памяти. 2 ил. 1 табл.Изобретение относится к электросвязи и может использоваться в кодерах и декодерах цифровых систем передачи информации,Цель изобретения - повышение быстродействия формирователя,На фиг. 1 и 2 приведены функциональная схема формироватеггя и временные диаграммы сигналов, поясняющие его работу,Формирователь содержит (фиг, 1) счетчик 1 импульсов, первый и второй сумматоры 2, 3 по модулю два, первый элемент 4 задержки, группу 5 элементов И, первую, вторую группы 6, 7 триггеров, элемент ИЛИ 8, триггер 9, блок 10 йостоянной памяти и второй элемент 11 задержки,На фиг, 2 приведены диаграммы сигнала ввода информации (байта) в устройство (фиг, 2 а), последовательность состояний двоичного счетчика 1 (фиг, 2 б), моменты возможного появления сигнала на выходе элемента 4 задержки (фиг, 2 в), сигнал на выходе элемента 11 задержки (фиг. 2 г), последовательность изменений состояний триггеров первой группы 6(фиг. 2 д), последовательность изменений состояний триггеров второй группы 7 (фиг, 2 е) и момент появления сигналов на выходах блока 10 постоянной памяти,Устройство (фиг. 1) обеспечивает формирование корректирующего кода Хемминга с кодовым расстоянием б = 4 при побайтно-последовательном поступлении информации.Устройство работает циклами, перед началом каждого цикла счетчик 1 и триггеры первой и второй групп 6 и 7 устанавливаются в нулевое состояние, При поступлении первого байта информации значение этого байта записывается на триггерах группы 7, а в сумматоре 2 производится суммирование значений всех разрядов байта по щоб 2, Одновременно тактовый импульс, поступающий на вход счетчика 1, пере;водит счетчик 1 в очередное(первое) состояние. В соответствии с состоянием счетчика 1 происходит коммутация группы 5 элементов И, а в сумматоре 3 образуется сумма по щоб 2 значений разрядов счетчика 1.Если сумма значений разрядов байта информации, сформированная в сумматоре 2, нечетна, то по сигналу с выхода сумматора 2, задержанному на элеме.нте 4, код счетчика 1 через группу 5 элементов И и с выхода сумматора 3 переносится соответственно на триггеры группы 6 и триггер 9, Время задержки на элементе 4 обеспечивает завершение переходных процессов в счетчике 1 и сумматоре 3, С приходом кажного следующего байта информации работа формирователя повторяется. При этом натриггерах групп 6 и 7 происходит поразрядное суммирование по гпоб 2 поступающихсигналов с накопленными на них результа 5 тами,После прохождения последнего байтаинформации на выходе переполнения счетчика 1 формируется си нал, который поступает после задержки в элементе 11 на время10 завершения переходных процессов в устройстве, на управляющий вход блока 10 постоянной памяти, На выходах блока 10появляется кодовый сигнал, выбираемый поадресу, опредеггяемому текущим состояни 15 ем триггеров группы 7.Коды, хранимые в блоке 10 постояннойпамяти, приведены в таблице,Кодовый сигнал, соответствующий значению старшего разряда кода, поступивший20 на выход блока 10, проходит через элементИЛИ 8 на счетный вход триггера 9, где происходит его суммирование с ранее накопленным результатом. В итоге на выходахгруппы 6 триггеров и триггера 9, являющих 25 ся выходами устройства, будет сформирована первая часть корректирующего кода,Кодовый сигнал, соответствующий значениям младших разрядов кода, и поступивший на выходы блока 10 постоянной30 памяти, образует вторую часть корректирующего кода, завершая цикл работы устройства,Восьмираэрядный двоичный код (байт),получаемый на триггерах групп 7, является35 адресом обращения к блоку 10. Восьмиричное представление двоичного кода осуществляется путем представления каждых трехразрядов, начиная с младших, их десятичным (восьмиричным) эквивалентом: 000 0;40 001 1; 010 2; 011 3;, Поэтому двоичныйвосьмиразрядный адрес обращения к блоку10 в восьмиричной форме будет иметь триразряда, например: 10101010 = 251,В таблице указано содержание ячейки45 блока 10, соответствующее каждому иэ возможных адресов обращения, например (см.таблицу):Двоичный код адресаобращения 0111001050 Восьмиричный кодадреса обращения 162Код, записанный в ячейкеблока 10 (восьмиричный), 06Код,записанный в ячейке55 блока 10 (двоичный), 0110Таблица составлена путем вычислениякорректирующего кода для восьмиразрядного байта поразрядным суммированием потоб 2 кодов номеров разрядов кодируемойинформации, содержащих кодовые едини1695515 цы (три младших двоичных разряда), и дополнением до четности числа единиц в коде информации (старший разряд кода),Таким образом, предложенное устройство формирует корректирующий код для двоичного цифрового сигнала, поступающего параллельно-последовательным кодом без преобразования параллельных разрядов кода в последовательный, что повышает быстродействие.Ф о р мул а из о бр ете н ия формирователь корректирующего кода, содержащий счетчик, выходы разрядов которого соединены с первыми входами одноименных элементов И группы, выходы которых соединены со счетными входами одноименных триггеров первой группы, триггер, выход которого и выходы триггеров первой группы являются выходами формирователя, триггеры второй группы, первый сумматор по модулю два, первый элемент задержки и элемент ИЛИ, установочные входы счетчика, триггера и триггеров первой и второй групп являются установоч- ными входами формирователя, о т л и ч аю щ и й с я тем, что, с целью повышения быстродействия, в него аведены второй элемент задержки, блок. постоянной памяти и второй сумматор по модулю два, информационные входы которого подключены к выходам одноименных разрядов счетчика, счетный вход счетчика является тактовым входом формирователя, входы первого сумматора по модулю два объединены со счетными входами одноименных триггеров второй группы и являются информационными входами формирователя, выход первого сумматора по модулю два соединен через первый элемент задержки с вторыми входами элементов И группы и управляющим входом второго сумматора по модулю два, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен со счетным входом триггера, выходы триггеров второй группы соединены с одноименными адресными входами блока постоянной памяти, первый выход которого соединен свторым входом элемента ИЛИ, выход переполнения счетчика соединен через второй элемент задержки с управляющим входом блока постоянной памяти, вторые выходы которого являются выходами формирователя. 7 Младшие разряды адреса обращения6 6 Старшиеразрядыадресаобращения 0 1 2 3 00 О Ог ОЗ о 4 05 об о 7 1 О 11 12 13 14 14 6 17 20 21 22 гЗ 24 г 5 26 27 зо 31 32 33 35 36 37 ОО . 1 О 13 03 14 , о 4 07 17 15 05 06 16 О 02 12 16 06 05 15 12 02 01 11 03 13 1 О Оа о 7 17 14 04 07 17 о 4 03 13 10 ОО1695515 Фе ь ф ф 4 Составитель М, НикуленковРедактор М. Келемеа Техред ММоргентал Корректор Т, Палий роиэводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарин аказ 417 ВНИИ Ф фФФЭФ Тираж Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ ССС 113 О 35, Москва, Ж, Раушская наб., 4/5