Устройство для контроля управляющей эвм

(511 4 О 06 Р 11/28 ОСУДАРСТВЕННЫО ИЗОБРЕТЕНИЯМРИ ГКНТ СССР НОМИТЕТ ОТНРЫТИ 3 ь 1 и ПАУЕЯТИ Г БгБУью изобретени н являетсяроля, Посем, что в ная уст ЭВМ йстоера,Фоваравляющей р, четыретри элем жки, два а регистр тельно вв постоянн Формира, схем ны пе памят перехода, коммой сумматоры,элемента ИЛИемент НЕ. Устсировать искажлюбых бит иноцессор ЭВМ ипрограммы. 5 ты стние лиорма- паил е я хранени А ВТОРСЯОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРР 1120339 кл. О 06 Р 11/28, 1983.Авторское свидетельство СССРР 1019451, кл. О 06 Р 11/00, 1981.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УПРАВЛЯ 10 ЩЕЙ ЭВМ(57) Изобретение относится к вычистельной технике, в частности к протированию устройств для контроля изащиты от сбоев в управляющих ЭВМ,Изобретение относится к вычислительной технике и может быть исполь зовано в системах автоматического управления на базе ЭВМ для контроля выполнения программ на ЭВМ и восста новления вычислительного процесса при сбоях.Цель изобретения - повьппение дос товерности контроля.На Фиг.1 представлена Функционал ная схема устройства.Устройство содержит первый блок постоянной памяти (БПП 1) 1, второй блок постоянной памяти (ВПП 2)2, пер вый элемент ИЛИ 3, элемент НЕ 4, первый элемент И 5, второй элемент И 6, третий элемент ИЛИ 7, первый Формирователь импульсов 8, четвертый достоверности контцель достигается тво для контроля упдержащее дешиФратодва элемента ИЛИ,два элемента эадертеля импульсов, двсравнения, дополнивый и второй блокидешиФратор командтор, первый и втормент задержки, дваре элемента И и элво позволяет заФикв результате сбояцни, вводимых в пр элемент И 9, второй элемент задержки10,пятый элемент И 11, дешиФратор 12команд перехода (ДКП), первый триггер 13, третий элемент И 14, второйэлемент ИЛИ 15, второй триггер 16,дешиФратор 17, первый элемент 18 задержки, третий триггер 19, третийэлемент 20 задержкч, четвертый элемент ИЛИ 21,шестой элемент И 22, второй Формирователь 23 импульсов,первый регистр 24, коммутатор 25, схему26 сравнения, четвертый триггер 27,седьмой элемент И 28, первый сумматор 29, второй сумматор 30, второйрегистр 31, шину 32 данных (ШД), шинуадреса 33 (ША), вход 34 запроса, вход35 запроса, вход 36 ВВОД, вход 37признака начала команды (НК), вход38 сигнала ВЫВОД, вход 39 синхронизации пассивного устройства (СИП),вход 40 запроса оперативного запоминающего устройства (ЗпрОЗУ), вход41 запроса внешних устройств(ПРЕР), вход 43 сигнала начальной установки (НУ),На Фиг,2 представлена временная Одиаграмма Функционирования устройства при отсутствии сбоя в аппаратуреконтролируемой ЭВМ, где ШД - информация на шине данных 32; ША - информация на шине адреса 33; ЗпрБПП 1 - сигнал запроса БПП 1; ВВОД - сигналввода информации в процессор контролируемой ЭВМ на линии сигнала ВВОД36; Т 1 - сигнал на инверсном выходе.первого триггера 13; СчБПП 2 - сигнал 20считывания информации из БПП 2; Т 2 -сигнал на прямом выходе второготриггера б; НК - сигнал начала команды на линии сигнала НК 37; ЗпРГ 1сигнал записи в РГ 1 24; СИП - сигнал 25синхронизации пассивного устройствана линии сигнала СИП 39; РГ 2содержимое РГ 2 31; ПРЕР - сигналпрерывания на линии сигналаПРЕР 42; РГ 1 - содержимое РГ 1 24; 30КОП - код операций текущей команды контролируемой ЭВМ; КСконтрольная сумма; А 1 - время задержки первого элемента задержки 8;5- время задержки второго элемен 5та задержки 10; Мз - время задержкитретьего элемента задержки 20.На фиг.3 представлена временнаядиаграмма функционирования устройства в момент Фиксации сбоя, где ЛД -информация на шине данных 32, ЯА -инФормация на шине адреса 33,ЗпрБПП 1 - сигнал запроса БПП 1 1,ВВОД "сигнал ввода информации в процессорна линии сигнала ВВОД 36, Т - сигнал 45на инверсном выходе первого триггера13, СчВПП 2 - сигнал считывания БПП 2 2,Т 2 - сигнал на прямом выходе второготриггера 16, НК - сигнал начала команды на линии сигнала НК 37,ЗпРГсигнал записи в РГ 1 24, СИП - сигналсинхронизации пассивного устройствана линии сигнала СИП 39, РГ 2 - содержимое РГ 2 31, ЛРЕР - сигнал прерывания на линии сигнала ПРЕР 42, РГ 1содержимое РГ 24, КОП " код операции текущей команды, контролируемойЭВМ, - время задержки первого элемента задержки 18, Ь 4, - время задержки второго элемента задержки 10;61 - время задержки третьего элемента задержки 20; КС - контрольнаясумма.На фиг.4 представлена временнаядиаграмма при выходе из прерыванияи восстановления вычислительного про-,цесса, где ШД информация на шинеданных 32, ША - информация иа шинеадреса 33, ЗпрВУ - сигнал запросавнешних устройств контролируемой ЭВМ,эВВОД - сигнал ввода информации в процессор ЭВМ на линии сигнала ВВОД 36,ДШ - сигнал на выходе дешифратора17, ПРЕР - сигнал прерывания на линии сигнала ПРЕР 42РГ 1 - содержимое РГ 1 24, КОП - код операции текущей команды контролируемой ЭВИ,На фиг,5 показано расположение информации в БПП 1 1 и БПП 2, где.Аотносительный двенадцатиразрядныйадрес ячейки БПП 1 1 и БПП 2 2,КОП -код операции,Устройство работает. следующимобразом.Рабочая программа контролируемойЭВМ заносится в БПП 1, а все программные константы - в БПП 2 2,Двекадцатиразрядные относительные адресаБПП 1 и БПП 2 совпадают, но абсолютные шестнадцатиразрядные адресаБПП 1 1 и БПП 2 2 различны. Стараие(13 - 15) разряды абсолютного адресапоступают на селектор адреса ЭВИ,который и выдает управляющие сигналызапроса БПП 1 1 нли БПП 2 2. Таким образом, процессор ЗВМ обращается кБПП 1 1 и БПП 2 2 при считывании команди программных констант. Контроль вычислительного процесса осуществляется в конце каждого линейного участка при считывании иэ БПН 1 командыперехода посредством сравнении законленной в РГ 2 31 суммы с контрольной,извлекаемой из БПП 2 2. Двенадцатиразрядные относительные адреса ячеекБПП 1 1, содержащих коды операций перехода (КОП), и ячеек БПП 2 2, содержащих контрольные суммы соответствующих линейных участков, совпадают(фиг.5),Рассмотрим выполнение х-й однослов" ной команды перехода, состоящей лишь из кода операции перехода (КОПп), при отсутствии сбоев во время выполнения данного линейного участка (фиг.2),Процессор ЗВМ передает по ШД 32 адрес50 55 515222 ячейки БПП 1 1, содержащей КОПп, после выставления этого адреса на ША 33 селектор адреса ЭВМ вырабатывает сигнал ЗпрБПП 1, который по линии 34 поступа 5 ет на первый вход первого элемента ИЛИ 3, На втором входе первого элемента ИЛИ 3 в этот момент уровень "0" с выхода элемента НЕ 4 и поэтому с выхода первого элемента ИЛИ З.на О блокировочный вход БПП 1 поступает сигнал уровня "0", разрешающий работу БПП 1 1. После чего процессор ЭВМ вырабатывает сигналы НК и ВВОД,сиг" нализируя о том, что процессор готов 5 принять информацию от БПП 1 1. Сигнал ВВОД с линии 36 через четвертый элемент И 9 поступает на вход второго элемента задержки 10, с выхода которого в процессор ЭВМ по линии 39 пос тупает сигнал СИП, задержанный на время Д 1 относительно сигнала ВВОД, необходимое для срабатывания сначала БПП 1 1, затем первого 29 и второго 30 сумматоров. Одновремен но сигнал ВВОД поступает на вход считывания БПП 1 1, из которого считывается КОП на ШД 32, Первые четыре разряда (О - 3) КОП поступают на первый информационный вход коммутато ра 25, который сигналом уровня "1" с выхода пятого элемента И 11 включен на передачу информации с первого входа на выход, разряды 4 -. 15 КОП попадают на первый информационный вход первого сумматора 29, На вторые информационные входы первого 29 и второго 30 сумматоров поступает информация с выхода второго регистра(РГ 2) 31, в котором в данный момент 40 находится КС На выходе первого 29 н второго 30 сумматоров появляется КС; = КС;., + КОП и по фронту "1" ("0" сигнала СИП), поступающего. на вход записи РГ 2 31, производится за пись КС; в РГ 2 31. Иа втором информационном входе схемы сравнения 26 в этот момент появляется КС; . ДешиФратор команд перехода (ДКП) 12 представляет собой одноразрядное постоянное программируемое запоминающее устройство с полем абсолютных адресов, соответствующим полю абсолютных адресов БПП 1 1, в ячейки ДКП 12 по адресам совпадающим адресам ячеек БПП 1 1, которые хранят коды операций перехода, заносятся "1", а в остальных ячейках ДКП 12 - "0". С 16опоявлением адреса ячейки БПП 1;со=держащей КОПп, на ША 33 с выходаДКП 12 по адресам, совпадающим адресам ячеек БПП 1 1, которые храняткоды операций перехода, заносятся"1", а в остальных ячейках ДКП 12 -"0", С появлением адреса ячейкиБПП 1 1, содержащей КООп, на ША 33с выхода ДКП 12 на информационныйвход первого триггера 13 поступаетсигнал уровня "1", По фронту "1"/"0"сигнала ВВОД в единичное состояниеустанавливается первый триггер.13 исигнал уровня "О" с инверсного выхода первого триггера 13 поступает напервый вход третьего элемента ИПИ 7.По фронту "0"/"1" сигнала ВВОД на выходе первого формирователя импульсов8 устанавливается уровень "0", этотсигнал поступает на второй входтретьего элемента ИЛИ 7, на выходекоторого появляется сигнал СчБПП 2,поступающий через первый 5 и второй6 элементы И соответственно на блоки.рово 1 ный вход и вход считыванияБПП 2 2, Из БПП 2 2 на ШД 32 считывается контрольная сумма КС;, эта информация поступает на первый информационный вход схемы сравнения 26,на выходе которой при совпадении кодов наобоих информационных входах появляется сигнал уровня "0", поступающий наинформационный вход четвертого триггера 27,Сигнал СчБПП 2 поступает на входтретьего элемента задержки 20,который задерживает фронт "1"/"0" сигнала СчБПП 2 на время Ь 1, необходимоедля срабатывания сначала БПП 2 2, азатем схемы сравнения 26. Сигнал свыхода третьего элемента задержки 20поступает на синхровход четвертоготриггера 27,который остается в нулевом состоянии, так как на его информационном входе в этот момент уровень"О" с выхода схемы сравнения 26.Т.е. при совпадении информации навходах схемы сравнения 26 сигнал прервания (ПРЕР) с прямого выхода четвертого триггера 27 не формируется,Сигнал с выхода третьего элемента задержки 20 одновременно поступает на вход первого элемента задержки 18,который задерживает сигнал на времядля того, чтобы "успел" сработать четвертый триггер 27. Сигнал уровня "0" с выхода первого элементазадержки, который через третий элемент И 14 поступает на нулевые входы первого триггера 13 и РГ 2 31,сбрасывает первый триггер 13 с РГ 2 31.0 дновременно сигнал уровня "О" с выхода первого элемента задержки поступает на первый вход второго элемента ИЛИ 15, на второй вход которого поступает сигнал уровня 0 с прямого выхода 10 четвертого триггера 27, По фронту "1"/"О" сигнала с выхода второго элемента ИЛИ 15 в единичное состояние второй триггер 16, на информационный вход которого поступает сигнал уров ня "1" с выхода ДКП 12.После выполнения команды перехода на 1-й линейный участок процессор ЭВМ передает по ШД 32 адрес КОП;пос,ле выставления этого адреса на ШЛ 33 20 появляется сигнал ЗпрБПП 1, затем процессор вырабатывает сигналы НК и ВВОД, По Фронту "1"/"О" сигнала НК в единичное состояние устанавливается третий триггер 19, так как на его информационном входе в этот момент находится сигнал уровня "1" с прямого выхода второго триггера 1 б. На инверсном выходе третьего триггера 19 Формируется сигнал записи РГ 1 (ЗпРГ 1), по Фронту "1"/"О" которого осуществляется запись с ША 33 адреса КОП , одновременно сигнал ЗпРГ 1 через шестой элемент И 22 поступает на вход второго Формирователя импульсов 23, на выходе которого Формируется импульс сброса второго 16 и третьего 19 триггеров. По Фронту "1"/"0" сигнала СИП осуществляется запись информации с выходов первого 29 и второго 30 сумматоров в РГ 2 31,Таким образом, устройство контролирует правильность выполнения -го линейного участка, и, если последний был выполнен без ошибок, то запоминается ацрес первой команды следующего 1-го линейного участка (адрес). устройства, выход второго регистра 25 подключен к второму входу схемысравнения второму информационномувходу первого сумматора и первому инФормационному входу второго сумматора, выходы первого и второго сумматоров подключены к информационному входу второго регистра, выход коммутатора соединен с вторым информационным входом второго сумматора, выходпереноса которого соединен с входомпереноса первого сумматора, первыйвход первого элемента ИЛИ подключенк первому входу запроса устройства,выход первого элемента ИЛИ соединенс входом блокировки первого блокапостоянной памяти, вход считыванияпервого блока постоянной памяти ипервый вход второго элемента И,входпервого Формирователя импульсов,синхровход первого триггера, второй входчетвертого элемента ИЛИ и первый входччетвертого элемента И подключен квходу ввода устройства, первый входпервого элемента И подключен к второму входу запроса устройства, выходпервого элемента И соединен с входомблокировки второго блока постояннойпамяти, вход считывания которого соединен с выходом второго элемента И,второй вход которого соединен с выходом третьего элемента ИЛИ, вторымвходом первого элемента И, входомтретьего элемента задержки и входомэлемента НЕ, выход которого соединенс вторым входом первого элемента ИЛИ,Формула изобретения Устройство для контроля управляющей ЭВИ, содержащее дешиФратор.,четыре триггера, два элемента ИЛИ, три элемента И, два элемента задержки, два Формирователя импульсов, два регистра, схему сравнения, причем вход дешифратора подключен к адресному входу устройства, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ, о т л и -ч а ю щ е е с я тем, что, с цельюповышения достоверности контроля, вустройство введены два блока постоянной памяти, дешифратор команд перехода, коммутатор, два сумматора,третий элемент задержки, третий и четвертый элемента ИЛИ, четвертый, пятый, .шестой и седьмой элементы И и элементНЕ, причем информационные входы дешифратора команд перехода и первого регистра подключены к адресному входуустройства, адресные входы первого ивторого блоков постоянной памяти подключены к адресному входу устройства,выходы первого и второго блоков памяти, первого регистра, первый входсхемы сравнения, первый информационный вход коммутатора, первый информационный вход первого сумматора подклю.чен к информационному входу-выходувыход дешифратора команд переходасоединен с инФормационными входамипервого и второго триггеров,инверсный выход первого триггера соединенс первым входом третьего элементаИЛИ, второй вход которого соединен свыходом первого Формирователя импульсов, выход дешийратбра подключен кпврвому входу седьмого элемента И ипервому входу четвертого элементаИЛИ, выход которого соединен с входом считывания первого регистра, входзаписи которого соединен с йнверснымвыходом третьего триггера и вторымвходом шестого элемента И, первыевходы шестого и третьего элементов Ии второй вход седьмого элемента Иподключены к входу начальной установки, выход седьмого элемента И подклю Очен к нулевому входу четвертого триггера, прямой выход которого подключен к второму входу. второго элементаИЛИ и является выходом прерыванияустройства, выход первого элемента 25задержки соединен с вторым входомтретьего элемента И, выход которогосоединен с входами установки в "О"первого триггера и второго регистра,выход шестого элемента И соединен с ЗОвходом второго формирователя импульсов, выход которого подключен к нулевым входам второго и третьеготриггеров, выход второго элементаИЛИ соединен с синхровходом второготриггера, прямой выход которого соединен с информационным входом третьего триггера, синхровход которогоподключен к входу признака началакоманды устройства, выход третьегоэлемента задержки соединен с входомпервого элемента задержки и синхровходом четвертого триггера, информационный вход которого соединен свыходом схемы сравнения, второй входчетвертого элемента И подключен квходу вывода устройства, выход четвертого элемента И соединен с входом второго элемента задержки,выходкоторого подключен к входу записивторого регистра и первому выходусинхронизации пассивного устройства,первый и второй входы пятого элемента И подключены соответственно к входам запроса оперативного запоминающего устройства ивнешних устройств,выход пятого элемента И соединен суправляющим входом коммутатора и входом блокировки первого сумматора,входы ввода, вывода, запроса оперативного запоминающего устройства и запроса внешних устройств подключены к вто 1.ому инФормационному входу коммутатора .522216шд ю д юкипи ка м 4 оескапучЪр ОП380 ДПРВ-рввн аснара не шпет ьнатния Фиг 2 ес каиоРГнй1522216 Составитель И.СафроноваРедактор А.Долинич Техред Л.Сердюкова Корректор М.Максимиш ое тираж 6 КНТ ССС о оизводственно-издатель й комбинат "Патент", г. Ужгород, ул, Гагарина, 1 О Заказ 6964 Д 6ВНИИПИ Государ твенного комитета по изобретениям и от 113035, Москва, Ж, Раушская наб