Преобразователь дельта-модулированного сигнала в импульсно кодово-модулированный сигнал

(19) (11) А 1 151) 4 Н 03 М 7/34 7/38 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Рижский политехнический институт им.А,Я.Пельше(53) 681.322621.376.56 (088,8) (56) Авторское свидетельство СССР Ф 790282, кл, Н 04 В 4/04, 1979.Гуревич В.Э, и др,Импульсно-кодовая модуляция в многоканальной телефонной связи. М.: Связь, 1973, с.100, рис.5.10.Авторское свидетельство СССР В 1300638, кл. Н 03 М 3/02, 985.(54) ПРЕОБРАЗОВАТЕЛЬ ДЕЛЬТА-МОДУЛИРО-, ВАННОГО СИГНАЛА В ИМПУЛЬСНО-КОДОВОМОДУЛИРОВАННЬП СИГНАЛ (57) Изобретение относится к вычислительной технике и электросвязи. Его применение в системах преобразования и передачи информации позволяет увеличить отношение сигнал/шум. Преоб - разователь содержит анализатор 7, счетчик 9, управляемый делитель 3, дискретизатор 11 и генератор 12 импульсов, Благодаря введению блоков 1,2 задержки, сумматора 4, дешифратора 5, вычислителя 6, анализатора 8 и триггера 10 обеспечивается формирование на выходе преобразователя сигна- Я ла стандартной компандированной импульсно-кодовой модуляции, 1 з.п, ф-лы, 4 ил. 2 табл,С:Изобретение относится к вычислительной технике и электросвязи иможет бытЬ использовано в системахпреобразования и передачи информации.Цель изобретения - увеличение отношения сигнал/шум,На Фиг,1 изображена функциональная схема преобразователя дельта Омодулированного (ДМ) сигнала в импульсно-кодово-модулированный (ИКМ)сигнал; на фиг.2 в . функциональнаясхема вычислителя; на Фиг,З - пример выполнения второго анализатора; 15на Фиг.4 - временные диаграммы работы преобразователя.Преобразователь ДМ-сигнала вИКМ-сигнал содержит первый и второйблоки 1 и 2 задержки, управляемый 20делитель 3, сумматор 4, дешифратор 5,вычислитель 6, первый и второй анализаторы 7 и 8, счетчик 9, триггер 10,дискретизатор 11 и генератор 12 им-пульсов, На фиг.1 обозначены информа-ционный вход 13, вход 1.4 синхронизации и выходы 1 э.Первый блок 1 задержки обеспечивает задержку входного ДМ-сигналана требуемое число тактов, Он можетбыть выполнен на регистре сдвига.Второй блок 2 задержки служит длязадержки сигналов, поступающих наего входы, на один такт и может представлять собой параллельный регистр, 35Управляемый делитель 3 можетбыть реализован на, счетчике с изменяемым коэффициентом пересчета,Сумматор 4, выполненный на арифметико-логическом блоке, производит 40суммирования сигналов А(С) и В(С)на его информационных входах с учетом знаков(й) и 5(С), подаваемыхна управляющие в:ходы. Сигнал суммыС(Г) формируется на первых выходах 45сумматора 4, знак "(г.) этой суммы подается на второй выход сумматора 4,а третий его выход служит для выдачи сигнала О(г) переполнения.Дешифратор 5 функционирует в соответствии с табл,1 истинности,Сигналы, (й), Б (С) И(г) знаков в табл. соответствуют: 0 - знаку "плюс", а 1 - знаку "минус",55Вычислитель 6 выполнен ( Фиг.2 на трех группах элементов И 16-18 и преобразователе 19 кода, обеспечивающем преобразование прямого кода в дополнительный, Такое:выполнение вычислителя 6 позволяет при наличии сигнала Г(1) на его первом управляющем входе передавать входной сигнал С(С) на выходы без изменений, Если сигнал М(1) присутствует на втором управляющем входе вычислителя 6, то число С(1) делится на два. Если сигнал М(1) присутствует на третьем управляющем входе вычислителя 6, то прямой код сигнала С(1) преобразуется в дополнительный и умножается на два.Первый анализатор 7 представляет собой дешифратор, работа которого совместно с управляемым делителем 4 определяется табл, 2 истинности. Второй анализатор 8 предназначендля определения абсолютного значения шага квантования ДМ;сигнала. Еговыполнение определяется алгоритмомадаптации, используемым в ДМ-кодере,с которого поступает ДМ-сигнал.На фиг,З изображен пример выполненияэтого анализатора для случая простого закона адаптации, когда анализ проводится по двум смежным импульсам.При этом второй анализатор выполненна триггере 20, элементе ИСКЛЮЧАЮЩЕЕИЛИ-НЕ 21 (элементе равнозначности),элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 22, реверсивном счетчике 23 и дешифраторе 24,Для рассматриваемого случая первыйблок 1 задержки редуцируется до одного триггера,Дискретиэатор 11 служит для вывода данных на выходы 15 с частотой,задаваемой генератором 12, и можетбыть выполнен на параллельном регист"ре,Преобразователь ДМ-сигнала в ИКМсигнал работает следуюшим образом.На вход 13 поступает ДМ-последовательность У(й) (фиг.4 а), на вход 14 "импульсы синхронизации ДМ-последовательности с частотой 1, (фиг.4 б) .В случае двух одинаковых символов впоследовательности У появляетсясигнал логической единицы на выходеэлемента 21,увеличивающий состояниереверсивного счетчика 23 на единицу.В случае двух разных соседних символов в ДМ-последовательности У(й)единица появится на выходе элемента 22, что означает уменьшение шагаквантования. Появление этого сигнала вызовет уменьшение состояния ре10 3 13471версивного счетчика 23 на единицу.Выходной сигнап реверсивного счетчика 23 подается на дешифратор 24 который в зависимости от числа эапи 5санного в реверсивном счетчике 23,выдает логическую единицу на одномиз своих выходов. Из сказанного следует, что в приведенном примере после анализатора 1 дельта-последова"тельность шаг квантования при каждомпоявлении двух одинаковых соседнихсимволов в ДМ-последовательности увеличится в два раза, а при смежныхразных символах - уменьшается в двараза. К тому же видно, что выходной цифровой сигнал Е(1) анализатора 8 является отображением величинышага квантования в цифровом виде.Если выходной сигнал У(й) являетсяДМ-сигналом со слоговым компандированием, то анализатор 1 дельта-последовательности будет состоять иэ элементов цепи обратной связи дельтамодулятора, выход которого подключен 25к входу аналого-циФрового преобразователя,Так как в приведенном примере реализации анализатора 8 анализ величины шага квантования производится напротяжении двух тактов ДМ-сигнала,та сигнал У(1), характеризующийтакже знак шага квантования ДМ,должен быть задержан на один тактДМ-сигнала в блоке 1 задержки. Абсо-:лютное значение и знак шага квантования в виде сигналов А(й) и(й)поступает на входы сумматора 4; Длятого, чтобы учесть, в каком сегментекомпандированного ИКМ-сигнала производится сложение, выходной сигналанализатора 8 подан на управляемыйделитель 3. На входы сумматора 4,кроме значения шага квантования, также поступает информация о значении 45компандированного ИКМ-сигнала внутрисегмента используемой характеристикикомпрессии в предыдущем такте ДМ-сигнала (сигналы В(й, а также знак .входного сигнала в предыдущем такте 5 ОДМ.-сигнала Б(й) с блока 2 задержки.Для получения значения эквивалентавходного сигнала в каждом такте ДМсигнала сумматор 4 должен сложитьзначение эквивалента величины входного сигнала в предыдущем тактеДМ-сигнала со значением шага квантования, учитывая знаки А (1) и 5(Й)обоих сигналов. Задачей сумматора 4 90является определение значения компандированного 1 КМ-сигнала внутрилюбого сегмента, Поэтому выходнойсигнал С(1) сумматора 4 имеет четыре разряда. Если сумма сигналов А(1)и В превышает число 16, то выходной сигнал пятого разряда О(С)увеличивает состояние реверсивногосчетчика 9 номера сегмента на единицу (Фиг,4 г). Знак полученной суммыопределяется сигналом "(й) (фиг.4 д).Правильная работа преобразователя нри различных комбинациях абсолютных величин и знаков суммируемихсигналов определяется дешифратором 5,Выходные сигналы дешифратора 5 означают выполнение следующих операций: Г(г) - трансляция сигналовС(С) через вычислитель без изменений(Фиг4 е), М(1) - деление числаС(й) на два (фиг,4 ж), М - умножение числа С(С) на два (фиг,4 э),6(1) - вычитание единицы иэ числа,записанного в реверсивном счетчике9 (фиг,4 и), 7.1 - изменение знакасегмента на положительный, а 22(с)на отрицательный,Реверсивный счетчик 9 определяетномер сегмента, в котором находитсявходной сигнал. Три его разрядаЙ 1(й)ВЗ поступают на входыдискретизатсра 11 и входы анализатора 7 (фиг.4 к-л), выходной сигналкоторого поступает на входы управления управляемого делителя 3 и входыдешифратора 5 в виде сигналов К(й)и 1.(1), Сигнал К(й) указывает на наличие всех нулей на выходах анализатора 7 а сигнал 1.(С) означает появление единицы в младшем разряде принулях в других разрядах, Оба сигналаК(с) и 1 (с) указывают на наличиевходного сигнала в первом сегменте.Сигналы Ч(й) с выходов вычислителя поступают на второй блок 2 задержки и на дискретизатор 11 (фиг.4 м-п).Рассмотрим случай, когда на вход13 поступает ДМ-сигнал, соответствующий положительному входному аналоговому сигналу, Так как сумма чиселА и В(й) не превысила 15 ( в двоичном коде 1111), результат суммирова,.ния С(й) в неизменном виде подаетсякак на выходи дешифратора 11, таки на вход блока 2 задержки (перваястрока табл,1). Знак(С) сигналапри этом будет положительным, а навыходах счетчика 9 будут нули. Как5 13471 только сумма чисел А(1) и В(1:) превысила 15, в пятом разряде сумматорапоявляется единица, увеличивающая состояние счетчика 9 на единицу. Если сигнал при этом находится в первом сегменте (строка 2 табл.1), то С в неизменном виде транслируется через вычислитель 6. Слу чай перехода в еледующий сегмент 10 описывается строкой 3 табл.1. Нап ример, если сигнал В(й) имеет вид 1111, В(1)имеет вид 001, а сигналы А(Е) - 1000 и Ы.(й) = О, то в результате суммирования получится 15 сигнал С(С) в виде 0111 и 0(1:) = 1. Это увеличит состояние счетчика 9 на единицу, Однако так как в результате сложения изменился номер сегмента, и знаячто в следующем сег" 20 менте шаг квантования должен быть в два раза больше, то число С(й) в данном случае следует делить на два, что осуществляется вычислителем 6. Указанные случаи для отрицательных входных сигналов описаны в строках 4-6 табл.1.Если при положительном входном сигнале на входе сумматора 4 имеет место отрицательный шаг квантования (1) = 1), то работа преобразователя осуществляется согласно алгоритму, описанному в строках 7- 9 табл,1, Например, если сигналы С(й) имеют вид 0011 В(с) - 010 и А(1) - 0100, то появляется сигнал /(С) = 1. В результате этого дешифратор 5 выдает сигнал М(С) = 1, что вызывает переход на дополнительный код и умножение на два значения сигнала С(1), причем сигнал 6(й) означает вычитание единицы иэ числа, записанного в реверсивном счетчике 9. Проделанные операции означают переход на один сегмент ниже и определение значения сигнала в этом сегменте с учетом того, что шаг квантования в нижнем сегменте будет в два раза меньше, чем в предыдущем сегменте. Строки 13 и 14 табл.1 описывают случаи перехода через ноль входного аналогового сигнала, а именно, строка 13 - от положительного значения к отрицательному, а строка 14 - наоборот, Соответствующие сигналы 21(г) и 22(й) изменяют состояние триггера 10, выходной сигнал которого посту 25 30 35 40 45 50 55 90бпает на блок 2 задержки и дискретизатор 11,Генератор 12 импульсов вырабатывает тактовые импульсы с частотойдискретизации ИКМ 8 кГц, и в результате дискретизатором 11 считываютсясигналы В(1), указывающие на номерсегмента, сигналы И(1), описывающиеуровень сигнала внутри сегмента,и сигнал 5(й), указывающий знакИКМ-сигнала, что вместе взятое формирует выходной сигнал 3(1) на выходах 15,Таким образом, за счет примененияадаптивной дельта-модуляции вместолинейной достигнуто увеличение отношения сигнал/шум в заданном динамическом диапазоне. К тому же на выходе устройства формируется сигналстандартной компандированной ИКМ.Формула изобретения1,Преобразователь дельта-модулированного сигнала в импульсно-кодо" во-модулированный сигнал, содержащий счетчик, выходы которого подключены к соответствующим первым входам дискретизатора и входам первого анализатора, первые выходы которого соединены с управляющими входами управляемого делителя, генератор импульсов, выход которого соединен с вторым входом дискретизатора, выходы которого являются выходами преобразователя, о т л и ч а ю щ и й с я тем, что, с целью увеличения отношения сигнал/ /шум, в преобразователь введены блоки задержки, сумматор, дешиФратор, вычислитель, триггер и второй анализатор, выходы которого соединены с информационными входами управляемого делителя, выходы которого соединены с соответствующими первыми информационными входами сумматора, выход первого блока задержки подключен к первому управляющему входу сумматора и первому входу дешифратора, первые выходы сумматора соединены с информационными входами вычис. лителя, выходы которого подключены к соответствующим третьим входам дискретизатора и первым информационным входам второго блока задержки, первые и второй выходы которого соединены соответственно с вторыми информационными входами сумматора, с вторым входом дешифратора и вто1347190 нены и являются входом синхронизации преобразователя. Таблица 1 Сигналы на выходе Сигналы на входе 4 5 6 1 2 З О(Е) К 1 ь(й) 5(й) 3"(й) 0 0 0 О 1 О О 0 0 0 1 0 0 0 0 0 О1 0 1Ом О 0 1 О 1 0 О О, 1О 0 0 0 0 1 О 0 0 0 1 1 рым управляющим входом сумматора,второй выход которого соединен стретьим входом дешифратора, третийвыход сумматора подключен к первомууправляющему входу счетчика и четвертому входу дешифратора, первый, второй и третий выходы которого соединены с соответствующими управляющимивходами вычислителя, четвертыйвыход дешифратора подключен к второму управляющему входу счетчика,второй и третий выходы первого анализатора соединены соответственно спятым и шестым входами дешифратора,пятый и шестой выходы которого соединены соответственно с первым и вторым установочными входами триггера,выход которого подключен к четвертому входу дискретиэатора и второмуинформационному входу второго блоказадержки, информационные входы второго анализатора и первого блока задержки объединены и являются информационным входом преобразователя,входы синхронизации второго анализатора, первого и второго блоков задержки, счетчика и триггера объеди 2. Преобразователь по п.1, о т -л и ч а ю щ и й с я тем, что вычислитель выполнен на первой, второйи третьей группах элементов И и преобразователе кода, выходы которого 10 соединены с первыми входами соответствующих элементов И третьейгруппы, входы преобразователя кодаобъединены с первыми входами соответствующих элементов И первой груп" 15 пы и первыми входами предшествующихэлементов И второй группы и являются соответствующими информационнымивходами вычислителя, вторые входыэлементов И каждой группы соответст венно объединены и являются первым,вторым и третьим управляющими вхо"дами вычислителя, выходы элементов Ипервой группы объединены с выходамисоответствующих элементов И второй 25 группы и выходами предшествующихэлементов И третьей группы и являются соответствующими выходами вычислителя. 1 ., 2 3 4 5 6 4 Г(с) И(Е) М(й) 021(е) 12(с)ь 0 0 0 О 0 0 О 0 0 0 0 0 0 0 0 0 О,О О 0 ОО 00 0 0 0 О 1 0 0 1 0 О 00 О 0 11 О 134790 Р 3Р 2(с) Р 1(й) К(с) О О О О О 2 О О О О О О О О О 32 О О О 64 О Сигналы на входе Сигналы на выходе Таблица 2 Коэффициентделенияуправляемого делителя/52 Тираж 899ИИПИ Государственног о делам изобретений 5, Москва, Ж, Ра омитета СССРоткрытийкая наб д.4/5