Устройство для преобразования форматов слов двоичной последовательности

3 15134 мент НЕ 38, группу 39 элементов ИЛИ, первый 40 и второй 41 элементы ИЛИ.Устройство работает следующим образом.Устройство преобразует последовательность ш-разрядных входных слов в последовательность выходных слов с заданными числом слов, разрядностью слов и начальной фазой, равной номеру бита (двоичного сигнала) первого входного слова, с которого начинается последовательность выходных слов. Указанные параметры формата загружаются в устройство источником в режиме загрузки, после чего устройство в рабочем режиме формирует последовательность выходных слов, запрашивая у источника необходимые слова, Максимально возможное число 20 разрядов выходных слов и (ш 1 разряды выходных слов, превышающие заданный формат, заполняются логическими нулями (маскируются) .В режиме загрузки параметров ис точник записывает в устройство в любом порядке код числа выходных слов, код числа их разрядов, код начальной фазы, причем первыи параметр загружается обязательно, осталь ные параметры могут сохраняться без изменений. В этом режиме от источника на вход 9 подается сигнал логического "0", который поступает на информационный вход триггера 32 и записывается в него тактовыми импульсами, поступающими непрерывно по входу 8 на его вход синхронизации. Сигнал логического 10" с единичного выхода триггера 32 поступает на информационный вход триггера 33 и записывается в него инвертированными ТИ, поступающими на вход синхронизации триггера 33 с выхода элемента НЕ 38. Сигналы логического 0 с единичньх 45 выходов триггеров 32 и 33 закрывают элементы И 34, 36 и 37, блокируя ра- бочий режим устройства. Сигнал логической "1" с нулевого выхода триггера 32 поступает на управляющий вход50 коммутатора 26 и коммутирует на его выходы вторые входы данных, соеди-. ненные с входами 6 данных. Сигнал логического "0" с единичного выхода триггера 32 поступает также на выход 14, подтверждая источнику состояние режима загрузки.Коды параметров поступают по входам 6 данных на входы данных счет 36 4чика 1 слов, входы данных регистра, 29, вторые входы данных коммутатора 26, а с его выходов - на входы данных регистра 27 в сопровождении соответствующих сигналов записи, Число выходных слов в обратном коде записывается в счетчик 1 слов сигна. -лом записи, поступающим на его вход записи по входу 11. Число разрядов выходного слова в прямом коде записывается в регистр 29 сигналом записи, поступающим на его вход записи по входу 7. Начальная фаза в прямом коде записывается в регистр 27 сигнапом записи, поступающим на вход 10. Этот сигнал проходит через элемент ИЛИ 41 на вход записи регистра 27 и записывает в него код начальной фазы преобразования.Если число в счетчике 1 слов равно максимальному (единицы во всех разрядах кода), например, при записи числа 0 в обратном коде или при счете слов в рабочем режиме, то на выходе счетчика 1 слов формируется сигнал логического "0", в остальных случаях - сигнал логической "1".В рабочем режиме источник устанавливает на информационных входах 5 первое входное слово, а на входе 9 сигнал логической "1", который поступает на информационный вход триггера 32 и записывается в него ближайшим тактовым импульсом, действующим с входа 8 на входе синхронизации триггера 32. Следующий затем инвертированный тактовый импульс с выхода элемента НЕ 38 поступает на вход синхро.низации триггера 33 и переписывает в него сигнал логической 1 с единичного выхода триггера 32. Сигнал логического "О" с нулевого выхода триггера 32 поступает на управляющий вход коммутатора 26 и коммутирует на его выходы первые входы данныхсоединенные с выходами коммутатора 25, Сигналы логической ",1". с единичных выходов триггеров 32 и 33 открывают элементы И 34 и 36, сигнал логической "1" с единичного выхода триггера 32 проходит также на выход 14, сообщая источнику о переходе в рабочий режим.Элемент И 37, подключенный к единичному выходу триггера 32 и нулевому выходу триггера 33, Формирует одиночный импульс, который проходит через элемент ИЛИ 40, выход 18 блока5 10 15 20 25 30 40 45 50 55 3 синхронизации на вход записи регистра 2 1 и выход 13 запроса, обеспечивая запись в регистр 21 первоговходного слова и установку источником на информационных входах 5 второго входного слова. 1Код начальной фазы с выходов регистра 27 проходит через выходы 19 блока 3 синхронизации на адресные входы мультиплексоров 22 и задает в каждом из них связь выхода с тем входом данных, номер которого равен адресу на адресных входах. Выходы и входы данных регистра 21 подключены к входам данных мультиплексоров 22 со сдвигом на один разряд между соседними мультиплексорами: выходрегистра 21 подключен к входу данных Р.;мультиплексора 22 где 1 = О, 1 п 1-1, 1 = 1, 2и, 1х + 1, выход данных П, регистра 21 подключен к входу данных Э;мультиплексора 221,Ф+где= О, 1 ., п, 1.+2 4 1 п. В результате из двоичной последовательности, образованной первым и вторым входными словами, на выходы 17 мультиплексоров 22 выбирается и- разрядное слово, нулевым битом которого является бит первого входного слова с номером, равным начальной фазеЕсли биты входной последовательности обозначить через Х Х ,Х (биты первого входного слова соответственно на выходах Чф, Ц, , с) , регистра 21), Х Х;Х (биты второго входного слова соответственно на входах 5 5, 5, , блока 2 сдвига), то при начальной Фазе "2" на выходы 17 мультиплексоров 22 выбирается слово Х , Х . , Х , . Это слово поступает на первые входы элементов И 4, 4 4, на вторые входы которых с выходов 202020блока 3 синхронизации подается код маски, содержащей логические "0" в разрядах, превьппающих заданный формат. В результате на информационные выходы 15 устройства вьдается первое выходное слово, в котором биты Х, Хп, размещаются в разрядах 15, 15. Сопровождающими выходные слова синхроимпульсами являются тактовые импульсы, проходящие с входа 8 через элемент И 34 на выход 16Отрицательный фронт синхроимпульсов соответствует установив шимся данным на выходах 15.Код маски формируется дешифратором 30 и последовательно соединенными элементами ИЛИ 393939 вторые входы которых подключены к соответствующим выходам дешифратора 30, последним выходом соединенного с первым входом элемента ИЛИ 39 , и выходом 20. С выходов регистра 29 на дешифратор 30 поступает код числа разрядов выходного слова и возбуждает тот выход дешифратора 30, номер которого равен. этому числу, Сигнал логической "1" с возбужденного выхода распрос"раняется по включенным последовательно после него элементам ИЛИ 39 и Формирует маску, в которой на выходах 20 с номерами, не превьппающими число разрядов выходного слона, установлены логические "1", а на остальных выходах 20 " логические "0".Тактовые импульсы с входа 8, следующие после одиночного импульса, выделенного элементом И 37, проходят через элемент И 36 и обеспечивают формирование последующих выходных слов. Задержка этих импульсов на один такт относительно одиночного импульса на выходе элемента И 37 и синхроимпульсов на выходе элемента И 34 обеспечивается последовательным: соединением триггеров 32 и 33. И мпульсы с выхода элемента И 36проходят через элемент ИЛИ 41 на вход записи регистра 27 и обеспечивают формирование последовательности адресов для мультиплексоров 22. Для непрерывного (без потерь и вставок битов) преобразования последовательности входных слов адреса должны удовлетворять соотношениям:А.,+и, если А,+и (а;А;+и -а, если А.+п , ш,р /Э где А,. - адрес для Формирования 1-говыходного слова;п - число разрядов выходныхРслов.При этом в случае формирования адреса по второму соотношению в регистр 21 должно быть записано слово с его входов данных, а на информационные входы 5, соединенные с входами данных регистра 21, должно быть установлено следующее слово источника.Текущий адрес А с выходов ре 1гистра 27 поступает на первые входысумматора 23, на вторые входы которого с выходов регистра 29 поступа 5ет код числа разрядов выходных слов.Код суммы с выходов сумматора 23 поступает на первые входы коммутатора25 и вторые входы сумматора 24, напервые входы которого с выходов регистра 28 подается обратный код числа ш, т,е, код числа 2 -тп, где о -%число разрядов кода числа ш. Выходыи выход переноса сумматора 24 подключены соответственно к вторым входам и 15 управляющему входу коммутатора 25. В сумматоре 24 образуется число А +п +2 -ш. Если А.+и п, то возР 1 Рникают перенос (сигнал логической "1") на выходе переноса сумматора 24 и код числа А,.+и -ш на выходах сумматора 24, в противном случае пе- ренос отсутствует. В коммутаторе 25 на его выходы коммутируются первые или вторые входы при наличии на уп равляющем входе коммутатора 25 соот 11 оветственно сигнала логического 0 или логической 1. Поэтому на выходы коммутатора 25 проходят сигналыс выходов сумматора 23 при отсутствии переноса в сумматоре 24 или сигналы с выходов сумматора 24 при наличии в нем переноса, т.е. адрес для формирования следующего выходного слова. Этот адрес проходит через35 коммутатор 26 на информационный вход регистра 27 и записывается в него при поступлении на вход синхронизации регистра 27 очередного импульса с выхода элемента ИЛИ 41, Адрес с выходов регистра 27 проходит через выходы 19 блока 3 синхронизации на адресные входы мультиплексоров 22 и выбирает очередное выходноеслово.45Сигналы с выхода переноса сумматора 24 поступают также на информационный вход триггера 31 и запоминаются тактовыми импульсами, дей 50ствующими на его тактовом входе с входа 8. Сигнал переноса с единичного выхода триггера 31 открывает элемент И 35, очередной импульс с выхода элемента И 36 проходит через элементы И 35, ИЛИ 40, выход 18 блока 3 синхронизации на вход записи регистра 21, выход 13 запроса и запоминает в регистре 21 слово с его входов данных, считывает новое слово источника на информационные входы 5.Синхроимпульсы с выходов 16 поступают также на суммирующий вход счетчика 1 слов, наращивая каждый раз его содержимое на единицу. По окончании синхроимпульса, завершившего заполнение единицами всех разрядов счетчика 1 слов, на его выходе возникает сигнал логического 0", поступающий на установочные входы триггеров 31-33 и устанавливающий их в "О". Сигналы логического "О" с прямых выходов триггеров 31-33 закрывают элементы И 34-37, блокируя рабочий режим устройства. Сигнал логического "0" с единичного выхода триггера. 32 проходит также на выход 14 готовности, сообщая источнику об окончании преобразования форматов и готовности устройства к загрузке параметров. Источник снимает сигнал логической "1" с входа 9 и может приступать к загрузке параметров форматов следующего цикла преобразования.Формула изобретения1, Устройство для преобразования форматов слов двоичной последовательности, содержащее счетчик слов, блок синхронизации и блок сдвига, причем выход счетчика слов соединен с входом сброса блока синхронизации, первый выход синхронизации которого соединен с суммирующим входом счетчика слов и с выходом синхронизации устройства, второй выход синхронизации блока синхронизации соединен с управляющим входом блока сдвига, информационный вход которого соединен с информационным входом устройства вход разрешения, вход записи и тактовый вход устройства соединены соответственно с входом разрешения блока синхронизации с входом загиси счетчика слов и с тактовым входом блока синхронизации, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет перестройки разрядности, числа слов и начальной фазы преобразования, в устройство введена группа из И элементов И, при-, чем информационный выход блока сдвига соединен с первыми входами элементов И группы, выходы которых яв 1513436ляются группой информационных выходов устройства, третий выход синхронизации блока синхронизации соединен с Вторыми входами элементов И группы, второй и четвертый выходы синхронизации блока синхронизации соединены соответственно с выходом запроса устройства и с адресным входом блока сдвига, вход данных устройства соединен с информационными входами блока синхронизации и счетчика слов, первый, второй входы синхронизации устройства соединены соответственно с первым, вторь 1 м входами синхронизации блока синхронизации, выход готовности, блока синхронизации соединен с выходом готовности устройства.2. Устройство по п, 1, о т л и - 20 ч а ю щ е е с я тем, что блок сдвига содержит М-разрядный регистр(М-разрядность входных слов, МЪ И) и группу из И М-входовых мультиплексоров, причем 1.-й выход регистра (з.=0,124-1)5 соединен с (д+1)-м входом данных 3-го мультиплексора Я=1,2М, 3+ 1), х-й вход данных регистра соединен с (з.-11-3+1)-м входом данных 3-го мультиплексора (ь=0,1М; 30 +21 Б), входы данных и вход записи регистра являются соответственно информационными входами и управляющим входом блока сдвига, адресные входы всех мультиплексоров группы соединены с адресным входом блока сдвига, выход которого является выходом мультиплексоров группы. 3УстРОЙстВО по пр 1 р О т л и 40 ч а ю щ е е с я тем, что блок синхронизации содержит с первого по третий триггеры, с первого по четвертый элементы И, элемент НК, перВый, ВтООЙ сумматоры. перВый, ВТО рой коммутаторы, с первого по третий регистры, первый, второй элементы ИЛИ, дешифратор и группу элементов ИЛИ, причем выход первого элемента И соединен с первым выходом синхронизации блока, выход второго элемента И соединен с первым входом первого элемента ИЛИ, выход которого является вторым выходом синхронизации блока, тактовый вход которого соединен с входами синхронизации первого, второго триггеров, с первыми входами первого и третьего элементов И и через элемент НЕ с входом синхронизации третьего триггера, единичный выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первыми входами второго элемента ИЛИ и второго элемента.И, второй вход которого соединен свыходом первого триггера, единичныйвыход второго триггера соединен синформационным входом третьего триггера, с Вторым входом первого элемента И, с выходом готовности блока испервым входом четвертого элементаИ, выход и второй вход которого соедийены соответственно с вторым входомпервого элемента ИЛИ и с нулевым выходом третьего триггера, нулевойвход которого и нулевые входы первого, второго триггеров соединены свходом сброса блока, вход разрешения которого соединен с информационным входом второго триггера, первый,второй входы синхронизации блока соединены соответственно с входом синхронизации первого регистра и с вторым входом второго элемента ИЛИ, выход которого соединен с входом синхронизации второго регистра, выходкоторого соединен с первым входомпервого сумматора, второй вход которого соединен с выходом первого регистра и с входом дешифратора, -Йвыход которого (ь=1,0-1) соединен спервым входом -го элемента ИЛИ группы, Выход х-го (х=2,И) элементаИЛИ группы соединен с вторым входом(-1)-го элемента ИЛИ группы и стретьим выходом синхронизации блока,И-й выход дешифратора соединен с вторым входом (И)-го элемента ИЛИгруппы и с третьим выходом синхронизации блока, информационный входкоторого соединен с информационнымвходом первого регистра и с первымвходом первого коммутатора, второйвход и выход которого соединены соответственно с выходом второго коммутатора и с информационным входомвторого регистра, выход которого соединен с четвертым выходом синхронизации блока, выход первого сумматора соединен с первым входом второгокоммутатора и с первым входом второгосумматора, второй вход которого соединен с выходом третьего регистра,первый выход второго сумматора соединен с вторым входом второго коммутатора, управляющий вход которого соединен с вторым выходом второгосумматора и с информационным входомпервого триггера, нулевой выход второго триггера соединен с управляющимвходом первого коммутатора.1513436 тавитель С,Бурухинред Л.Олийнык орректор Т.Палий Редактор И.Горная Т 11 1роизводственно-издательский комбинат Патент , г. Ужгород,агарина, 101 Заказ 6080/48 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Я, Раушская наб., д. 4/5