Система обработки данных

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфаэ Сфввтскнв Социалистических Республик(23) ПриоритетОпубликовано 0703 З 3Бюллетень йоДата опубликования описания 070383 131) М. КП,э б 06 Р 3/04 Государствеииый комитет СССР по делам изобретеиий,и открытий(7 ) Заявитель Институт электронных управляющих машин(54) СИСТЕМА ОБРАБОТКИ ДАННЫХ Изобретение относится к вычислительной технике, а точнее к системам обработки данных, иьвользующих магистральный принцип объединения устройств.Известны систеьы обработки данных с магистральной структурой, в которых устройства соединены параллельно друг с другом через общую шину, причем эта параллельность под ключения выдержана для всех сигналов, кроме сигналов разрешения прерывания и прямого доступа 1 1 ) - 1 33,Архитектурная стройность известных систем, единство способов подключения устройств и работы с ними является в то же время и причиной одного из недостатков. Единая магистраль ограничивает скорость передачи данных и их формат, т,е, ограничивает быстродействие. Пропускная способность магистрали управляющих вычислительных комплексов СМЗ и СМ 4 при работе с оперативным запоминающим устройством (ОЗУ) составляет величину порядка 1,7 Мбайт/с, что является существенным ограничением для построения высокопроизводительных моделей этой структуры, затрудняет применение быстродействующей полупроводниковой оперативной памяти, быстрых спецпроцессоров и т.я,При подключении быстрых обрабатывакщих, особенно поточных устройств,например спецпроцессоров реальноговремени, быстродействие их ограничи-вается пропускной способностью магистрали. При работе достаточнобыстрого спецпроцессора, например,с граничной частотой в режиме реального времени 500 кГц (т.е. приемдвух комплексных отсчетов и передачадвух комплексных отсчетов в секунду) необходимо передавать по одному15 слову (например, действительная частьпервого отсчета, мнимая часть первого отсчета, действительная частьвторого отсчета и т.д.) и реальноебыстродействие спецпроцессора опре 2 Оделяется параметрами системы магистраль - память, те. падает до величины приблизительно 275 кГц.Целью изобретения является увеличение быстродействия системы обработки данных с магистральной структурой при обработке массивов,Цель достигается тем, что в систему обработки данных, содержащую процессор, два запоминаквях устройства,блок прямого доступа н регистр пе1003063 ель Г, Виталиев ,Маточка КорректоР А. Дзятко остав ехред ктор О. вка ак илиал ППП "Патент", г. Ужгород, ул. Проектна 5 3/31 ВНИИПИ по д 113035, Тираж 704 Государственного коми елам изобретенийи отк осква, Ж, Раушскаяредачи, вход-выход которого соединенс информационным входом-выходом системы, вход регистра передачи подключен к выходу данных блока прямогодоступа, управляющий вход-выход процессора соединен с управляющими 5входами-выходами запоминающих устройств и блока прямого доступа, авход-выход адреса и вход-выход данных процессора подключены соответственно к входам-выходам адреса и входам-выходам данных первого запоминающего устройства и блока прямого доступа, введены коммутатор адреса, коммутатор данных, блок управления иблок элементов И, информационный вход 15которого соединен с выходом регистра передачи, управляющий вход блокаэлементов И подключен к выходу разрешения приема данных блока прямогодоступа, а выход блока элементов Исоединен с входом-выходом данных второго запоминающего устройства, входблока управления подключен к выходууправления коммутацией блока прямогодоступа, а выход блока управлениясоединен с управляющими входами коммутаторов адреса и данных, первыевходы-выходы которых подключены соответственно к входам-выходам адресаи данных процессора, а вторые входывыходы - к входам-выходам соответственно адреса и данных второго запоминающего устройства,Кроме того, процессор содержит дваблока элементов И, сумматор, блокрегистров, регистр адреса, регистр 35состояния, шифратор адреса, регистрадреса микрокоманды, память микрокоманд, регистр микрокоманды, блок срав -нения приоритетов и регистр управления, вход-выход которого соединен с 4 руправляющим входом-выходом процессора, первыми входами шифратора адресаи блока сравнения приоритетов и первым выходом регистра микрокоманды,вход которого подключен к выходу памяти микрокоманд, а выход - к второмувходу блока сравнения приоритетов,первым входам первого и второго блоков элементов И и управляющим входамрегистра адреса, регистра состояния,сумматора и блока регистров, выходблока регистров соединен с третьимвходом блока сравнения приоритетов,первым информационным входом сумматора, выходом регистра состояния ивторым входом шифратора адреса, выход 55блока сравнения приоритетов подключен к третьему входу шифратора адресаи входу регистра управления, входрегистра адреса микрокоманды соединенс выходом шифратора адреса, а выход -60с входом памяти микрокоманд, выходсумматора подключен к входам блокарегистров, регистра адреса, регистрасостояния и второму входу первого блока элементов И, вход-выход данных про- у цессора соединен с выходом первого блока элементов И и вторым информационным входом сумматора, второй вход второго блока элементов И подключен к выходу регистра адреса, а выход - к входу-выходу адреса гроцессора.Причем блок управления содержит триггер режима, элемент И, два элемента И-НЕ и элемент НЕ, при этом вход элемента НЕ, первый и второй входы элемента И и синхровход триггера режима соединены с входом блока, выход элемента И подключен к установочному входу триггера режима, прямой выход которого соединен с выходом блока, а инверсный выход подключен к первым входам первого и второго элементов И-НЕ, вторые входы которых соединены соответственно с входом блока и выходом элемента НЕ, а выходы элементов И-НЕ подключены к выходу блока.На фиг1 представлена структурная схема системы; на фиг, 2 - пример реализации процессора; на фиг. 3 пример реализации блока прямого доступа; на фиг. 4 - временная диаграмма работы схемы синхронизации; на фиг. 5 - пример реализации схемы прерывания; на фиг. 6 - пример реализации блока упраьления.Система содержит процессор 1, запоминающие устройства 2 и 3, соединенные с помощью магистрали 4,включающей шину 5 адреса, шину 6 данных и шину 7 управления, а также блок 8 прямого доступа, регистр 9 передачик блок 10 элементов И, коммутатор 11 адреса, коммутатор 12 данных и блок 13 управления (фиг. 1), Вход-выход регистра 9 соединен с информационным входом-выходом системы, вход регистра 9 подключен к выходу данных блока 8, а управляющий вход-выход процессора 1 соединен с управляющими входами-выходами устройств 2 и 3 и блока 8. Вход-выход адреса и вход-выход данных процессора 1 подключены соответственно к входам выходам адреса и входам-выходам данных устройства 2 и блока 8. Информационный вход блока 10 соединен с выходом регистра 9, управляющий вход блока 10 подключен к выходу разрешения приема данных блока 8, а выход блока 10 соединен с входом-выходом данных устройства 3. Вход блока 13 подключен к выходу управления коммутацией блока 8, а выход блока 13 соединен с управляющими входами коммутаторов 11 и 12, первые входы-выходы которых подключены соответственно к входам-выходам адреса и данных процессора 1, а вторые входы-выходы - к входам-выходам соответственно адреса и данных устройства 3. Процессор 1 (фиг, 2) содержит первый блок 14 элементов И (для передачисигналов по линиям шины 6), сумматор15, блок 16 регистров, регистр 17адреса, регистр 18 состояния, шифраторр 19. адресов микрокоманд, второй блок 20 элементов И для передачи сигналов по линиям шины 5, блок21 сравнения приоритетов, регистр 22адреса микрокоманды, память 23 микрокоманд, регистр 24 микрокоманды,регистр 25 управления. Управлениеработой блоКов процессора 1 осуществляется сигналами по линиям 26 управления. Шина 7 включает линии 27 кодов управления магистрали, линии 28состояния магистрали, линии 29 запросов, линии 30 разрешения, линию 31 15подтверждения выбора,Блок 8 прямого доступа (фиг, 3)содержит счетчик 32 адреса, счетчик33 слов, регистр 34 управления, схему35 прерывания, схему 36 синхронизации, элементы И 37 и 38. Кроме того,на фиг, 3 обозначены линии 39 кодаоперации, линии 40 передачи данныхчерез регистр 9,.линии 41 передачиданных на шину 6, линия 42 занятости магистрали 4, линия 43 начала обмена, линия 44 конца обмена, линия45 сброса счетчика слов, линия 46 запуска блока 8 прямого доступа.Схема 35 прерывания (фиг,5) содержит триггер 47 запроса, триггер48 подтверждения выбора, триггер 49занятости магистрали 4, элементыИ 50 и 51.Блок 13 управления .(Фиг. 6) содержит триггер 52 режима, элементИ 53, элементы И-НЕ 54 и 55, элемент НЕ 59. Выходами блока 13 являются линия 56 управления блоком 11,ливия 57 управления блоком 12 при . ,40чтении, линия 58 управления блоком12 при записи,Процессор 1, запоминающие устройства 2 и 3 и блок 8 соединены междусобой единой магистралью 4. В качестве устройств 2 и 3 могут быть использованы устройства оперативнойпамяти, а также устройства внешнейпамяти и устройства ввода-вывода.Система обработки данных работаетследующим образом.Управление работой магистрали 4в каждый момент времени осуществляетустройство-задатчик. В рассматриваемом случае задатчикамимогут бытьлибо процессор 1, либо блок 8 прямого доступа.В моменты, когда задатчиком является процессор 1, коммутатор 11и коммутатор 12 обеспечивают прохождение сигналов без изменения в режиме,фОповторения (коммутатор замкнут).Приэтом обеспечивается нормальная работа процессора 1 по программе, хранимой как в устройстве 2, так и вустройстве 3, 65 Процессор 1 функционирует следующим образом,Работа отдельных блоков и узловпроцессора 1 координируется микро"программным устройством управления,включающим шифратор 19, регистр 22память 23 и регистр 24, Команды,выполняемые процессором 1, разделяются на адресные команды и команды управления. Адресные командыделятся на одно- и двухоперандные,к ним относятся команды очистки,модификации (вычитание и прибавление "единицы", сдвиг), пересылки,арифметические и логические командыК командам управления относятсякоманды перехода (условного и безусловного) и общего управления(сброс, останов, выход из прерывания), Адресные команды в общем случае выполняются в четыре такта: выборка команды, выборка операнда (илиоперандов), исполнение и запись результата. Блок 16 включает набор регистров общего назначения, содержимое которых может быть использованов командах, а также набор рабочихрегистров, доступных микропрограмме.Регистр 18 включает разряды признаков, определяемые по результату выполнения команды сумматором 15 (равенство результата нулю, знак результата, переполнение), и разряды,определяющие приоритет выполняемойпрограммы,Кроме того, регистр 18 хранит инструкцию, выполняемую в данный момент процессором 1, Шифратор 19 осуществляет Формирование (шифрацию)адреса следующей микрокоманды приисполнении команд процессором 1. Адрес следующей микрокоманды формируется .в зависимости от выполняемой ин- . струкции, хранимой в регистре 18, предыдущей микрокоманды, сигналов состояния магистрали и сигналов от блока 21, определяющих переход процессора 1 на микропрограмму выполнения прерывания. Реализация этого бло. ка осуществляется на основе постоянного запоминающего устройства (ПЗУ), входные сигналы которого интерпретируются как адрес ячейки, в которой хранится адрес следующей микрокоманды, выполняемой процессором 1. Один из регистров общего назначения блока 16 используется в качестве счетчика команд, хранящего адрес текущей команды (инструкции), В такте выборки команды содержимое счетчика команд пересылается иэ блока 16 в сумматор 15,. а также в регистр 17, затем содержимое счетчика команд модифицируется в сумматоре 15 на "+2" и воэвращается в регистр блока 16,Для считывания команды из памятиоткрывается блок 20, пересылающийсодержимое регистра 17 по шине 5, ана линии 27 шины 7 выдается код операции чтения. Дальнейшая выборка мик-рокоманд приостанавливается. Послевыполнения операции память выдает ин.формацию на линиишины б и соответствующий сигнал на линии 28, разрешающий далЬнейшую выборки микрокоманд Команда принимается в сумматор 15 и пересылается далее в регистр 1.8. После этого сигналы на линиях магистрали 4 могут быть сняты,Дешифрация команды осуществляетсямикропрограммно, Операнды в зависимости от типа адресации выбираютсяиэ регистров общего назначения блока 16, либо из оперативной памяти.Во в=ором случае процедура выборки операндов аналогична процедуре выборки команды. В регистре 17 формируется адрес .операнда, затем выполняется операция чтения на магистрали4. После загрузки операндов в сумматор 15 выполняется микропрограммаих обработки с использованием рабочих регистров блока 16, доступныхмикропрограммеЗапись результатав двухоперандных командах осуществляется по адресу второго операнда,Обращение к регистрам периферийныхустройств идентично обращению к ячейкам оперативной памяти, при этом адреса регистров периферийных устройстви адреса ячеек оперативной памятиобразуют единичную область на магистрали 4,При поступлении внешнего запроса 35на прерывание по линиям 29 его номер (уровень приоритота) сравнивается в блоке 21 с приоритетом выполняемой программы, хранимой в регистре 18, Если приоритет внешнего 40запроса меньше, то он игнорируется.В противном случае, по окончаниивыполнения текущей команды выборкаследующей команды не производитсяи процессор 1 переходит в режим обработки прерывания. При этом блок 21выдает соответствующий сигнал разрешения, записываемый в регистр 25 ипередаваемый затем по линии 30, После получения этого сигнала устройство, выставившее запрос, выдает сигнал подтверждения на линию 31, кото-,рый сбрасывает сигнал разрешения врегистре 25. Далее устройство выставляет на линии шины б код векторапрерывания, сопровождая его сигналом 55прерывания по одной из линий 28, Вектор прерывания принимается в сумматор 15,Вектор прерывания представляет собой адрес первой иэ двух соседних 60ячеек памяти, в которых хранится:первый адрес программы обработки прерывания, начальное слово состоянияпроцессора при выполнении программыобработки прерывания. При выполнении 65 микропрограммы прерывания процессором 1 осуществляется замена содержимого счетчика команд и слова состояния процессора 1 на содержимое ячеек вектора прерывания. Их старое содержимое сохраняется н области памяти по адресам, укаэанным в одном из регистров общего назначения блока 16 (обычно шестом).В случае поступления в блок 21 по линиям 29 запроса на внепроцессорный обмен (запроса прямого доступа к памяти) независимо от уровня приоритера процессора 1 блок 21 формирует сигнал разрешения, записываемый в регистр 25 и выдаваемый далее на линии 30. При получении этого сигнала периферийное устройство выставляет сигнал подтверждения выбора, сбрасывающий регисто 25, По окончании текущего цикла обращения к оперативной памяти периферийное устройствовыставляет сигнал занятости на линии 28 и становится эадатчиком магистрали 4. Этот сигнал блокирует обращение к памяти со стороны процессора 1. По окончании работы периферийное устройство освобождает магистраль 4, снимая сигнал занятости, и процессор 1 продолжаес выполнение текущей программы.Процесс включения в работу блока 8 состоит в следующем, В соответствии с программой процессор 1 проводит загрузку начального адреса массива в счетчик 32, количества слов.-. (размер массива) - в счетчик 33, команды - в регистр 34, Запуск работы блока 8 осуществляется после выполнения схемой 35 операции захвата шины, которая начинается. после загрузки соответствующей команды в регистр 34 и появления сигнала на линии 46. Пример реализации схемы 35 приведен на фиг. 5. Исходное состояние триггеров 47 - 49 - нулевое, Сигнал запуска блока 8 по ликии 46 взводит триггер 47 запроса, с выхода которого сигнал проходит на линию 29 запросов к процессору 1, который выдает сигнал разрешения на линию 30. Сигнал разрешения через элемент 50 устанавливает триггер 48, с единичного плеча которого сигнал по линии 31 передается к процессору 1, который снимает сигнал разрешения. По окончании текущей операции передачи данных по магистрали 4 и снятия другим устройством сигнала занятости с линии 42 вэводится триггер 49, устанавливающий на линии 42 свой сигнал занятости магистрали 4, в результате чего блок 8 становится задатчиком магистрали 4, При этом в блоке 13 триггер 52 устанавливается в единичное состояние и на линиях 56-58 устанавливаются сигналы логической единицы независимоот состоянии сигнаясв на линиях 39кода операции. Эти сигналы обеспечивают отключение коммутатора 12и включение режима модификации в коммутаторе 11. В этом режиме коммутатор 11 транслирует адреса с фиксированным смещением. Величина смещенияустанавлияается заранее и определяется объемом оперативной памяти устройства 2. Это позволяет иметь единственный узел Формирования адресов 10в блоке 8,При работе блока 8 осуществляется либо передача информации через регистр 9 в устройства 2 и 3 запись),либо передача информации из устройств 152 и 3 в регистр 9 (чтение) .Синхронизация выполнения операциина магистрали 4 осуществляется схемой 36, которая запускается схемой35 по сигналу на линии 42. Временная 20диаграмма работы схемы 36 приведенана фнг. 4. Сигнал начала обмена полинии 43 является стробирующим длясигналов по шинам 5-7. Устройства 2и 3 начинают выполнение операции пополучении сигнала с линии 43. Этотже сигнал одновременно с кодом операции по линиям 39 управляет прохождением данных либо через.элемент 37по линии 41 запись), либо черезэлемент 38 по линии 40 (чтение).Кроме того, сигналы со второго управляющего выхода блойа 8 управляютработой блока 10, который в случаеоперации записи передает данные синформационного .выхода регистра 9 35в устройство 3, либо в случае чтения - в обратном направлении. Послевыполнения операции устройства 2 и3 выдают сигналы 44 конца, последний из которых устанавливает схему 4036 в исходное состояние, При этомснимаются сигналы с линий магистрали 4 (кроме сигнала 42 занятости),увеличивается на два содержимое счетчика 32 и уменьшается на единицу содержимое счетчика 33. После окончания сигнала на линии 44 снова запускается схема 36 и цикл обмена данными между регистром 9 и устройствами 2 и 3 повторяется. Процесс продолжается до тех пор, пока счетчик33 не обнулится.Тогда . сигналом по линии 45 сброса счетчика слов в схеме35 сбрасывается сигнал занятостимагистрали 4 и обмен данными прекращается. При этом вновь включаютсякоммутаторы 11 и 12, а управлениемагистралью 4 передается процессору1, который продолжает работу по программе,30 60Экономический эффект от использования изобретения может быть оценен следующим образом. Предположим, что решается задача картографирования поверхности или обработка сейсмических данных. При этом исходныеданные представляют собой огромныймассив, подлежащий многократнымспектральным пряжам и обратным)греобразованиям. Комплекс обработки строится на основе какой-либоЭВМ и специализированного процес-.сора. Спецпроцессор, имеющий граничную частоту, равную 500 кГц,может стоить порядка 70-100 тыс.рубПри этом он может обрабатывать данные и принимать-передавать поток до2,2 Мбайт/с,При использовании такого спецпроцессора в состав существующих комплексов быстродействие спецпроцессора упадет. приблизительно в 4/2,21,8 раза (производительность центрального процессора значительноменьше и .может быть при оценке опущена). Приняв стоимость основногокомплекса 140 тыс. руб., (СМ 4) иучитывая большую потребность в спектральной обработке, можно ожидать,что для обработки одного и того жедостаточно большого объема данных,например, 10 Мбайт/год, необходимоиметь .17 комплексов без предлагаемого объекта и 9 комплексов пред-,лагаемого типа, считая, что 10времени комплексы заняты только этими вычислениями, Тогда экономический эффект будет равен (17-9) хх 210 тыс.руб. = 1,68 млн.руб. Стоимость дсполнительного оборудованияне превьзаает 1-2 тыс.руб.Формула изобретенияСистема обработки данных, содержащая процессор, два запоминающих устройства, блок прямого доступа и регистр передачи, входвыход которого соединен с информационным входом-выходом системы, вход регистра передачи подключен к выходу данных блока прямого доступа, управляющий вход-выход процессора .сое;динен с управляющими входами-выходами запоминающих устройств и блока прямого доступа, а вход-выход адреса и вход- выход данных процессора подключвны соответственно к входам-выходам адреса и входам-выходам данных первого запоминающего устройства и блока прямого доступа, о т л и - ч а ю щ а я с я тем, что, с целью повышения быстродействия, она содержит коммутатор адреса, коммутатор данных,.блок управления и блок элементов Й, информационный вход которого соединен с выходом регистра передачи, управляааий вход блока элементов И подключен к выходу разрешения приема данных блока прямого доступа, а выход блока элементов И соединен с входом-выходом данных второго запоминающего устройства, 1003063 1.2вход блока управления подключен к выходу управления коммутацией блрка прямого доступа, а выход блока управления соединен с управляющими входами коммутаторов адреса и дан-. ных, первые входы-выходы которых подключены соответственно к входамвыхсдам адреса и данных, первые вхо" ды-выходы ко=орых подключены соответ ственно к входам-выходам адреса и :данных процессора,а вторые входы- выходы - к входам-выходам соответственно адреса и данных второго запоминающего усройства.2, Система по п. 1, о т л и ч а ю щ а я с я тем, что процессор содержит два блока элементов И, суьщатор, блок регистров, регистр адреса, регистр состояния, шифра- тор адреса, регистр адреса микро- команды, память микрокоманд, регистр микрокоманды, блок сравнения приоритетов и регистр управлениявход- выход которого соединен с управляющим входом-выходом процессора, первыми входами шифратора адреса и блока сравнения приоритетов и первым выходом регистра микрокоманды, вход которого подключен к выходу памяти микрокоманд, а выход - к второму входу блока сравнения приори тетов, первым входам первого и второго блоков элементов И и управляющи входам регистра адреса, регистра сос тояния, сумматора и блока регистров, выход блока регистров соединен с третьим входом блока сравнения приоритетов, первым информационным входом сумматора, выходом регистра состояния и вторым входом шифратора адреса, выход блока сравнения приоритетов подключен к третьему входу шиф ратора адреса и входу регистра управления, вход регист;а адреса микрокоманды соединеп с выходом шифратораадреса, а выход - с входом памятимикрокоманд, выход сумматора подключен к входаМ блока регистров, регистра адреса, регистра состояния нвторому входу первого блока элементе.И, вход-выход данных процессора соединен с выходом первого блока элемен 10 тов И и вторым информационным входомсумматора, второй вход второго блокаэлементов И подключен к выходу регистра адреса, а выход - к входу-выходадреса процессора.15 3. Система по п.1, о т л и ч а ю -щ а я с я тем, что блок управлениясодержит триггер режима, элемент И,два элемента И -НЕ и элемент НЕ, приэтом вход элемента НЕ, первый и второй входы элемента И и синхровходтриггера режима соединены с входомблока, выход элемента И подключенк установочному входу триггера режима,прямой выход которого соединенс выходом блока, а инверсный выходподключен к первым входам первого нвторого элементов И-НЕ, вторые Входыкоторых соединены соответственно свходом блока и выходом элемента НЕ,а выходы элементов И-НЕ подключенык выходу блока.м Источники информации,принятые во внимание при экспертизе1. Патент США Р 3710324,кл. 340-172.5, опублик. 1973,2. Техническое описание "Управ ляющий вычислительный комплекс СИ 4",261.б 20.00 б ТО.3, Техническое описание "Управляющий вь.,числительный комглекс СИЗ",261.б 20.005 ТО (прототип).