Буферное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 0 4 С 11 С 11 0 ОПИСАНИЕ ИЗОБРЕТЕН Зап со ежИзобретение отн вязи и может быть риемных устройств искретной информа Цель изобретенисится к техникеиспользовано в маци ах,систем пеции.я - повышеничи информацитавлена струо запоминают2 - времестройства; редач остоверности перед На фиг. 1 пред ная схема буферно устройства, на фи диаграммы работы адктуресного мультиплексхема блока управ- пример реализабуферной зоныреализации арифблока. фиг. 3 - схема сора; на фиг. 4ления; на фиг.ции блока анали на фиг. 6 - приме метико-логическог ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ П 1 НТ СССР А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Р 705517, кл. С 11 С 11/00, 1976.Системы передачи сообщений, М.: Связь, 1976, с, 457, рис. 23.4. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к технике связи и может быть использовано в приемных устройствах систем передачи дискретной информации. Целью изобретения является повышение достоверности передачи информации, Устройство содержит блок памяти, адресный мультиплексор, блок управления,.счетчик адресов чтения, счетчик,адресов записи, селектор буфернойзоны, переключатель режима подстраиваемый генератор, делитель частотыи фазовый компаратор, содержащийблок анализа буферной зоны, арифметико-логический блок и регистр, Цельизобретения достигается увеличениеминформационной емкости блока памятив два раза до 2 И ячеек (И - числобит в цикле группового сигнала) иавтоматическим выбором буферной зоныблагодаря чему допускаются только"проскальзывания" в форме повторенияили удаления точно одного циклагруппового сигнала, В результате1 ипроскальзывание не вызывает потерициклового фазирования на всей сети,а приводит лишь к случайным ошибкамв каналах многоканальных систем,1 з.п, ф-лы, 6 ил. сминающее устройство (фиг, 1)д р ит блок 1 памяти, инфоронный вход 2, информационный выход 3, узел 4 фазовой автоподстройки, включающий фазовый компаратор 5, переключатель 6 режима и подстраиваемый генератор 7, счетчик 8 адресов чтения, счетчик. 9 адресов записи, вход 10 синхронизации, вход 11 управления, селектор 12 буферной зоны, делитель 13 частоты, адресный мультиплексор 14, блок 15, управления, вход 16 синхронизации, вход 17 синхронизации цикла, блок 18 анализа буферной зоны, арифметикологический блок 19 и регистр 20.На Фиг. 2 обозцачеш.а - импульсы на выходе делителя13 частоты, период следования которых равен 2 Б тактовых интервалов чтения, где М - число бит в цикле информационного сигнала,б - импульсы ца входе 17 синхронизации цикла, период следованиякоторых ранен М тактовых интерваловзаписи,в - импульсы ца выходе селектора12, период следования которых равен2 И тактовых интервалов записи, приусловии., что выбрана буферная золаР 1 запоминающего устройства,г - то же, при условии, что выбрана другая буферная зона Р 2д - распределение адресов записина выходах счетчика 9 относительноимпульсов а при условии, что выбранабуФерная зона Р 1",- распределение буферных зонв запоминающем устройстве относительно адресов записи при условии, чтовыбрана буферная зона Р 1,. где М 1и М 2 - первая и вторая нерабочие( мертвые ) зоцы соответственно,Р 1 и Р 2 - соответственно первая ивторая рабочие зоны, причем для зоны М 1 отведены ячейки блока 1 памятис адресами от 0 до М-го, для зоныР 1 отведены ячейки блока 1 памяти.с адресами от (М+1)-го до И-го, длязоны Р 2 отведены ячейки блока 1 памяти с адресами от (И+1)-го до(2 И-М+1)-го до 2 М-го;ж - то же, что и д, но при условии, что выбрана буферная зона Р 2, 40,з - то же, что и е, но при условии, что выбрана буферная зона Р 2,Адресный мультиплексор (фиг, 3)содержит мультиплексоры 14-1-14-4и элементы НЕ 14-5-14-9, 45Блок управления (Фиг. 4) образуют ЛК-триггеры 15-1 и 15-2, элементы НЕ 15-3 и 15-4, 0-триггеры 15-51и 15-6, элементы ИЛИ-НЕ 15-7 и счетчики 15-8 и 15-9. 50Блок анализа буферной зоны (Фиг, 5) включает элементы И 18-1 - 18-8, элемент И-НЕ 18-9, элементы ИЛИ 18-10 - 18-15 элементы 18-16 и 18-17 равноУ55 значности и элемента 18-18. и 18-19 неравнозначности.Арифметико-логический блок (фиг,6) содержит БИС АЛУ 19-1 и 19-2, элемент ИЛИ 19-3., элементы И 19-4 и19-5, элементы ИЛИ 19-6 и 19-7, элемент ИЛИ-НЕ 19-8 и элемент ИЛИ 19-9.Устройство предназначено для работы в двух режимах: в режиме принудительной синхронизации (на входе11 управления имеет место высокийлогический уровень управляющего сигнала - "1"); в автономном режиме(на входе 11 управления имеет местонизкий логический уровень управляющего сигнала - "0").В режиме принудительной синхронизации устройство работает следующимобразом.11 ц1 на втором входе переключателя 6 режима действует на него так,что выходные сигналы регистра 20непосредственно подаются на. входыподстраиваемого генератора 7 дляуправления его частотойВходной информационный сигнал, вкаждом цикле которого содержитсяМ бит, поступает через вход 2 вблок 1 памяти. Каждый бит входногосигнала записывается в ячейку памяти блока 1, адрес которой определяется выходными сигналами счетчика 9.На первый (счетный) вход этого счетчика по шине 10 поступает тактовыйсинхросигнал с частотой записи,а на второй его вход (Установка 0 ) -импульс с выхода селектора 12 буферной зоны Период следования этихимпульсов равен 2 М тактовых интервалов записи, поэтому модуль счетасчетчика 9 равен 2 И,В установившихся условиях работыустройства фазовый комчаратор 5 через переключатель режима 6 так управляет частотой генератора 7, чтоона равна частоте записи. Блок 15управления воздействует на блок 1памяти и адресный мультиплексор 14так, что режим "Чтение" имеет местотолько в пределах первой четвертикаждого тактового интервала чтения,а запись осуществляется в пределахкаждого тактового интервала записи,свободного от режима чтения. Сигналы, которые обеспечивают чередование режимов Чтение и Запись , вырабатываются в блоке 15 управленияпод воздействием сигналов тактовойчастоты записи, тактовой частотычтения и высокой частоты., Как показано на Фиг 2 а-е, еслив установившихся условиях работы76533 6 5 10 15 20 25 30 35 40 45 50 55 5 14 выбрана буферная зона Р 1, то в тот момент времени, когда происходит запись в ячейку памяти с адресом О, чтение выполняется из ячейки, адрес которой приблизительно равен М+М/2, т,е. эта ячейка находится в середине буферной зоны. Задержка информационного выходного сигнала относительно входного равнапримерно,И+М/2. Эта задержка может изменяться в реальных условиях из-за колебаний тактовых частот, но потерь информации в выходном информационном сигнале не происходит и структура его цикла не нарушается.Переходные процессы в канале связи (например, восстановление связи после аварийных перерывов) могут вызвать смещение (влево по Фиг. 2) импульсов а относительно импульсов в до такой степени, что импульсы совпадут во времени. В этом случае (фиг. 2 е), возникает неконтролируе. - мое проскальзывание, вызванное опустошеНием памяти, Известно, что в цифровых системах передачи неконтролируемые проскальзывания вызывают длительное разрушение связи. В предлагаемом устройстве неконтролируемые проскальзывания устраняются, Как только импульс а совместится во времени с "мертвой" зоной М 1, на втором выходе блока 18 анализа буферной зоны вырабаТывается сигнал, который воздействует на первый вход селектора 12 буферной зоны. В результате на его выходе вместо импульсов в появляются импульсы г. Тогда распределение адресов записи становится таким, как показано на Фиг,2 ж. Из фиг. 2 з видно, что чтение в этом случае осуществляется из рабочей буферной зоны Р 2, Так как между импульсами в и г имеется точно И тактовых интервалов, то в результате описанной замены буферной зоны Р 1 на буферную зону Р 2 в считываемом информационном сигнале теряется один цикл. Это означает, что проскальзывание является контролируемым: в каналах системы связи возникает ограниченное число ошибок, но цикловое фазирование не нарушается, Аналогично при работе в буферной зоне Р 2 устраняется неконтролируемое проскальзывание, вызванное переполнением эластичной памяти, В режиме принудительной синхрониза- . ции выходной сигнал компаратора 5хранится в регистре 20 в течениеодного цикла чтения. Этот сигнал вырабатывается в арифметико-логическомблоке 19 в результате воздействиявыходных сигналов счетчика 9 на первый вход блока 19 непосредственно,а на второй его вход - через блок 18анализа буферной зоны. Блок 18 идентифицирует зоны М 1, Р 1, Р 2 и М 2,1анализируя выход счетчика 9 адресовзаписи.В автономном режиме устройствоработает следующим образом.О на втором входе переключателя 6 режима действует на него так,что на входы подстраиваемого генератора 7 подаются постоянные, заранеепредопределенные сигналы, вследствие .этого тактовая частота записи остается постоянной. В остальном устройство работает в автономном режиметак же, как и в режиме принудительной синхронизации, неконтролируемыепроскальзывания устраняются аналогично описанному.Принцип разделения во временирежимов "Чтение" и "Запись" блока 1памяти можно пояснить с помощьюфиг, 4. Режим "Чтение" является приоритетным по отношению к режиму Запись . Это означает, что импульс"Счет" обращения к блоку 1 по чтениюформируется непосредственно послетого, как тактовое колебание чтенияпереходит от "1" к "О",Следовательно, импульс "Счет"жестко привязан во времени к тактовому колебанию чтения и не зависитот тактового колебания записи. Формула из обретения 1. Буферное запоминающее устройство, содержащее блок памяти, информационный вход и выход которого являются соответственно информационным входом и выходом устройства, фазовый компаратор, выходы кода фазы которого соединены с информационными входами переключателя режима, выходы которого подключены к входам подстраиваемого генератора, выходкоторого подключен к синхровходу счетчика адресов чтения, информационные входы Фазового компаратора соединены с выходами счетчика адресов записи, синхровход которого является входом синхронизации записи147 б 53 7устройства, управляющий вход переключателя режима является входом управления устройства, о т л и - ч а ю щ е е с я тем, что, с целью повышения достоверности передачи информации, в устройство введены селектор буферной зоны, делитель частоты, адресный мультиплексор и блок управления, причем первый вход блока управления является входом синхрони" зации устройства, второй вход блока управления соединен с входом синхронизации записи устройства, третий вход блока управления подключен к вы ходу подстраиваемого генератора и к входу делителя частоты, выход которого соединен с входом сброса счетчика адресов чтения, синхровходом селектора буферной зоны и с синхровходом Фазового компаратора, выход признака зоны которого подключен к одноименному входу селектора буферной зоны, вход стробирования которого является входом синхронизации цикла устройства, выход селектора буферной зоны соединен с входом сброса счетчика адресов записи, выходы которого подключены к информационным входам первой группы адресного мультиплексора, информационные входы второй группы которого соединены с выходами счетчика адресов чтения, адресного мультиплексора,выходы которого подключены к адресным входам блока памяти, вход записи-чтения которого соединен с одноименным выходом блока управления и с первым управляющим входом адрес- його мультиплексора, второй, третий и четвертый управляющий входы которого подключены соответственно к инверсному выходу записи-чтения и к выходам выборки записи и чтения блока управления.Ф2, Устройство по п. 1, о т л ич а ю щ е е с я тем, что Фазовый компаратор содержит блок анализа буферной зоны, арифметико-логический блок и регистр, причем входы блока анализа буферной зоны соединены с входами первой группы арифметико-логического блока и являются информационными входами Фазового компаратора, выходы группы блока анализа буферной зоны подключены к входам второй группы арифметико-.логического блока, выходы которого соединены с информационными входами регистра, выходы которого явля-ются информационными выходами Фазового компаратора, выход блока анализа буферной зоны и синхровход регистра являются соответственно выходом признака эоны и синхровходом фазового компаратора.1 476533 Составитель О,ИсаевРедактор А.Огар Техред М,Ходанич Корректор О.Кравцова ельский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 роизводственно Заказ 2162/52 Тираж 559 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб д. 4/5