Преобразователь кодов

(22) 08.09.8646 15 11.88. 54 57 ли яннченко,анов л ного изоб стро денскоммублок тво СССР 13/12,ов,таСУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетелУ 662933, кл. О 06 Р 5/1979,11 РЕОВРАЗОВАТЕЛЬ КОДОВИзобретение относится к вычисьной технике и может быть исовано для преобразования двоичкода в код Фнбоначчи. Цельюетения является повышение бывия. Преобразователь содержиттатор 1, сумматор 2, регистр 3,4 памяти, блок 5 сравнения коблок 6 управления. 1 з.п, ф-лы,л., Э ил.Изобретение относится к вычислительной технике и может быть использовано для преобразования двоичногокода в код Фибоначчи.5Цель изобретения - повышение бь 1 стродействия преобразователя.На фиг.1 приведена Функциональнаясхема преобразователя кодов нафиг.2 - функциональная схема блокауправления; на фиг.3 - временныедиаграммы работы преобразователя кодов.Преобразователь кодов содержиткоммутатор 1 сумматор 2, регистр 3,блок 4 памяти, блок 5 сравнения ко-:дов и блок 6 управления,Блок 6 управления образуют элементы ИПИ 7 и 8 элементы НЕ 9 и 10,элементы И 11-13, регистры 14 и 15, 2 Отриггеры 16 и 17 и счетчик 18.Преобразователь кодов работаетследующим образом.На второй вход блока б управленияпоступает тактовая частота. После 25того, как на:входную шину преобразователя подается преобразуемый двоичный код, на первый вход блока 6управления поступает команда "Началопреобразования". По этой команде ЗОрегистры 14 и 15 и счетчик 18 обнуляются, триггер 16 устанавливается всостояние единицы, а триггер 17 - всостояние нуля, коммутатора 1 подключает информационные входы регистра 3к входной шине и по сигналу, поступающему на управляющий вход регистра 3 свыхода элемента ИЛИ 8, происходитзапись информации в регистр 3, пос -ле чего с выхода регистра 3 информация подается на второй вход блока5 сравнения кодов.Счетчик 18 формирует адрес эквивалента веса кода Фибоначчи, которыйнеобходимо подать на первые входы45блока 5 сравнения кодов с блока 4 памяти.В начальный момент преобразованиясодержимое счетчика 18 равно нулю,что указаывает на нулевой адрес, покоторому записан эквивалент старшеговеса кода Фибоначчи. Значение адре"асо счетчика 18 поступает на третьивходы блока 4 памяти.Триггер 17 делит тактовую частотупополам. По приходу первого тактовогоимпульса он устанавливается в состояние единицы. С прямого выхода триггера 17 на первый вход блока 4 памяти пос.тупает импульс "Разрешение считывания". По приходу этого импульса навторых выходах блока 4 памяти появляется двоичный эквивалент веса кодаФибоначчи.При помощи блока 5 сравнения кодовпроизводится сравнение кодов, поступающих с выходов регистра 3 и блока4 памяти. На первом выходе блока 5сравнения кодов появляется единица,если содержимое регистра 3 больше,чем вес кода Фибоначчи, в противномслучае на этом выходе присутствуетнуль, На втором вь 1 ходе блока 5 сравнения кодов появляется единица втом случае, если содержимое регистра3 больше нуля. Зт 1 л сигналы поступаютна третий и четвертык входы блокаб управления. При помощи элементовИЛИ 7 и НЕ 9 Формируются два разрядавыходного кода, которые по переднемуФронту импульса, формируемого элементом И 12, записываются в регистры14 и 15, и производится сдвиг наодин разряд, причем в регистр 14 производится запись четных разрядов кода, а в регистр 15 - нечетных.После этого будет полностью сформирован второй адрес для блока 4 памяти. Этот адрес состоит из двух частей.Первую часть два младших разрядаадреса) составляют последние два разряда выходного кода, которые снимаются с выходов регистров 14 и 15, причем разряд, снимаемый с выхода регистра 14, определяет разряд адресас весом два а разряд, симаеый свыхода регистра 15, определяет разряд адреса с весом один, Вторуючасть (оставшееся разряды адреса)составляет адрес, сформированный счетчиком 18,По приходу второго тактового импульса триггер 17 изменяет свое состояние и на второй вход блока 4 памяти поступает команда "Разрешение счи"тываия , после чего на вход суммато 11ра 2 поступает двоичный эквивалентвеса кода Фибоначчи, подлежащий вычитанию. Однако так как положительные веса записаны в дополнительномкоде, а отрицательные - в прямом,операция вычитания заменяется операцией сложения.,По сигналу, поступающему на управаяющий вход регистра 3, результатсложения через коммутатор 1 записывается в регистр 3. Одновременно соз14держимое счетчика 18 увеличиваетсяна единицу.Первый такт преобразования закончен,Все такты преобразования, кромепоследнего, отличаются от описанноготем, чро в них не производится обнуление регистров и не записывается информация из входной шины (так,какотсутствует команда "Начало преобра-,зования").Последний такт преобразования отличается тем, что по приходу и-готактового импульса на выходе переноса счетчика 18 появляется импульс переноса, который устанавливает триггер16 в нулевое состояние, что, в своюочередь, запрещает прохождение тактовых импульсов через элемент И 11. Кэтому моменту выходной код полностьюсформирован и записан в регистрах14 и 15, начиная с вторых разрядов,так как после записи информации происходит сдвиг.Таким образом, цикл преобразования закончен, выходной код находитсяв регистрах 14 и 15, выходы которыхобразуют выходную шину, причем выходы регистра 14 - четные, а выходырегистра 15 - нечетные разряды выходного кода.Пусть разрядность выходного кода0=10. На вход преобразователя поступает число +12. В двоичном коде оно .представляется какЗн. 16 8 4 2 10 0 1 1 0 0По приходу команды "Начало преобразования" коммутатор 1 подключаетвходную шину к входам регистра 3 иимпульсом с элемента ИЛИ 8 входнаяинформация записывается в регистр 3и подается на первый вход сумматора2 и второй вход блока 5 сравнения кодов. Одновременно обнуляются регистры 14 и 15 и счетчик 18, а триггер,16 устанавливается в состояние единицывНа третьи входы блока 4 памяти поступает нулевой адрес, по которомузаписан двоичный эквивалент десятого 38008 4 0 0 1 1 0 0 Регистр 3Блок 4 памяти(первые вы 1 0 0 1 1 ходы)Е 1 1 1 1 1По переднему фронту импульса с выхода элемента ИЛИ 8 результат операции сложения записывается в регистр 3Первый такт преобразования закончен. Следующие такты преобразования осуществляются аналогично. Для наглядности пример преобразования числа +12 представлен в виде табл.1По окончании пятого такта работы преобразователя в регистрах 14 и 15 будет сформирован выходной код 40 4550 У веса 10 9 8 7 6 Вес 34 -21 12 -8 5 Код 1 1 0 1 1 5 4 3 2-3 2 -1 1 00 1 1 1 1,что соответствует максимальной формечисла +12 в коде Фибоначчи, причем 5 10 15 20 25 30 35 веса кода фибоначчи. При переходе в единичное состояние триггера 17 на первый вход блока 4 памяти поступает команда "Разрешение считывания", после чего на первые, входы блока 5 сравнения кодов поступает информация из блока 4 памяти. Таким образом, блок 5 анализирует два кода: с выхода регистра 3 - 0 01100 и с вторых выходов блока 4 памяти - 0 100010, В данном случае преобразуемая величина; меньше веса кода Фибоначчи и больше нуляПоэтому на третий и четвертый входы блока 6 поступают соответственно 1 и 1. В результате этого элементы ИЛИ 7 и НЕ 9 формируют два разряда выходного кода 1 1, которые по переднему фронту импульса с элемента И 12 записываются соответственно в регистры 14 и 15и происходит сдвиг информации в этих регистрах.Теперь полностью сформирован адрес для блока 4 памяти, поступающий на его четвертые входы, Адрес будет равен 000011. Первые четыре старших би та - это адрес, сформированный счет" чиком 18, а последние два бита - последние биты выходного кода, которые снимаются с вторыхразрядов выходов регистров 14 и 15. По приходу второго тактового импульса происходит сложение кода, записанного в регистре 3, и кода, поступающего на вторые входы сумматора 2 с блока 4 памяти. четные разряды записаны в регистре14, а нечетные - в регистре 15,5 14380Для бопее полного понимания работы преобразователя приведены табл.2 и 3 - таблицы прошивки постоянных запоминаюших устройств блока 4 памяти.5 Формула изобретения 1.Преобразователь кодов, содержашИй регистр, выходы которого соедчнеО ны с первыми входами сумматора, и блок управления, первый выход которого соединен с управляющим входом регистра, о т л и ч а ю щ и й с я тем что, с целью повышения бы стродействия в него введены блок памяти, блок сравнения кодов и коммутатор, первые информационные входы которого являются информационными входами преобразователя, выходы сое динены с информационными входами регистра, первый вход блока управления объединен с управляющим входом коммутатора и является установочным входом преобразователя, второй вход 25 блока управления является тактовым входом преобразователя, второй, третий четвертый и пятые выходы блока управления: соединены с соответствующими входами блока памяти, первые вы ЭО ходы которого соединены с вторыми вхо" дами сумматора, выходы которого соединены с вторыми информационными входами коммутатора, вторые выходы блока памяти соединены с первыми входами блока сравнения кодов, вторые входы которого соединены с выходами регистра, первый и второй выходы блока сравнения кодов соединены соответственно с третьим и четвертым входами блока управления,шестые выходы которого являются информационными выходами преобразователя. 2.Преобразователь по п,1, о т л и - 45 ч а ю щ и й с я тем, что блок управления содержит триггеры, регистры, счетчик, элементы ИЛИ, элементы И,08 бэлементы НЕ, выход первого элементаИИ и выход первого элемента НЕ соединены с информационными входами первого и второго регистров, прямой выход первого триггера соединен с первым входом первого элемента И, выход которого подключен к входу второго элемента НЕ и единичному входувторого триггера, прямой и инверсныйвыходы которого подключены соответственно к первым входам второго итретьего элементов И выход второгоэлемента НЕ подключен к вторым входам второго и третьего элементов И,выход второго элемента И соединен стактовыми входами первого и второгорегистров выход третьего элементаИ подключен к тактовому входу счетчика и первому входу второго элемента ИЛИ, выход переноса счетчика соединен с нулевым входом первого триггера, установочный вход счетчика объединен с установочными входами первого ивторого регистров, единичным и нулевым входами первого и второго триггеров и вторым входом второго элементаИЛИ и является первым входом блокауправления, второй вход первого элемента И является вторым входом блокауправления, первый вход первого элемента ИЛИ объединен с входом первогоэлемента НЕ и является третьим входом .блока управления, второй вход первого элемента ИЛИ является четвертымвходом блока управления, выход второ.го элемента ИЛИ, прямой и инверсныйвыходы второго триггера являютсясоответственно первым - третьим входами блока управления,.информационные выходы счетчика являются четвертыми выходами блока памяти, информационные выходы счетчика и выходымладших разрядОв первого и второгорегистров являются пятыми выходамиблока управления, выходы разрядовпервого и второго регистров являютсяшестыми выходами блока управления.3438008 Содержим регистра Адресаблока ачен од ря 10001 10011 0000 0000 100 0 0011010 01000 0 0010 000111 001100111 0010 00000111111 0111010011 0000 Табмматор 2. щивка блока памяти ды - вторые выходы) трет 0000 00000 01010 1111 0010 111001 00000 0 О 1 01 Юь 111 000 000-ср,Таблица 3Прошивка блока 4 памяти (четвертыевходы - первые выходы) Вес кода фибоначчи Адрес Код 34 0 100010 0 0010 000 срв 001 010 0 000101 011 0 000010 100 0 000001 01101 0000001 01110 1111110 01111 111111 10000 0000000 10001 0000000 100 О 111111 10011 0000000 1438008 10 Продолжение табл.2438008 Упи оставитель О,Г. Неплоховехред М.Дидык Корректор Л.Патай едактор А,Огар каз 5969/ Подписноеомитета СССоткрытий Тираж 929 ИИПИ Государственного к по делам изобретений и Москва, Ж, РаушскВ 1 наб., д, 4/ 30 роектная, 4 иятие, г. Ужгород,Производственно-пол ическ ано 0 юи Тапурл Тане прооразоРанию Прооораьоганию4 Ганс; 1 г барнс; 6 30 нс; 130 нс; Юо ) 00 н Фиг. Ю