Преобразователь телевизионного стандарта

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 119) 11) 1)4 Н 04 И 7/ ОПИСАНИЕ ИЭОБРЕТЕНИ СТАН (57) дени точи держи блок Иэобр . Цел сти п т АЦПпамя 16 и ггеры утато 8,эл ры 5 Э-тр 9,УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСИОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРУ 1016850, кл. Н 04 Б 7/01, 1981.(54) ПРЕОБРАЗОВАТЕЛЬ ТЕЛЕВИЗИОННО тение относится к телевиизобретения - повышение еобразсвания. Устр-во со, регистры 2, 3, 17 и 18, и (БП) 4 и 19, комм 21, счетчики 6, 7 и11, 14, 15 и 22 ты И 10 и 3, блок управления 12 иЦАП 20, АЦП 1 преобразует входнойаналоговый видеосигнал в 8-разрядный параллельный цифровой код, изкоторого регистр 2 запоминает 16 элтов входной развертки, перезаписываюшихся в регистр 3. Т, обр. осуществляется распараллеливание входнойинформации, поступающей в БП 4 и 19.Подключение цифровых потоков с БП 4и 19 к ЦАП 20 осуществляется синхронно с кадровой частотой выходной раэвертки, Это позволяет избежать искажений при преобразовании стандартовдвижущихся иэображений. Устр вб пои.2 ф-лы отличается выполнением блока управления 12, 1 з.п. ф-лы, 4 ил.10 Изобретение относится к технике телевидения и может быть испольэова но для преобразования телевизионного стандарта.Цель изобретения -. повышение точности преобразования.На фиг.1 предстанлена электрическая структурная схема преобразовате ля,телевизионного стандарта; на фиг.2 - схема блока управления; на фиг.З и 4 - временные диаграммы, поясняющие их работу.Преобраэонатель телевизионного стендарта (Фиг.1)содержит аналого5 цифровой преобразонатель (АЦП) 1, первый регистр 2, второй регистр 3, первый блок 4 памяти, первый коммута тор 5, первый, второй и третий счет чики 6-8, первый Р-триггер 9, первый 20 элемент И 10, второй В-триггер 11, блок 12 управления, второй элемент И 13, третий и четвертый В-триггеры 14 и 15, второй коммутатор 16, тре тий и четвертый регистры 17 и 8, 25 второй блок 19 памяти, цифроаналого- вьд преобразователь (ЦАП) 20, третий коммутатор 21, пятый 1)-триггер 22.Блок 12 управления (фиг.2) содержит дешифратор 23, первый элемент 30 И 24, элемент ИЛИ 25, первый, второй и третий ВБ-триггеры 26-28, второй элемент И 29.Преобразователь телевизионного стандарта работает следующим образом. 5Аналоговый видеосигнал поступает на вход АЦП 1, где преобразуется в 8-разрядный параллельный цифровой код. С выхода АЦП 1 цифровой код поступает на вход первого регистра 2, 40 запоминающего 16 элементов входной развертки, Синхроимпульсы строк входной развертки поступают на нход установки 15-разрядного второго счетчика 7, генерирующегоадреса записи и на 45 вход сброса третьего счетчика 8, Третий счетчик 8 подсчитывает 16 перио" дов тактовой частоты (фиг.За) вход ной развертки и формирует последовательность импульсов с частотой н 16 раз более низкой, чем частота элементов входной развертки. Положительными фронтами этих импульсов осущест вляется перезапись 16 элементов иэ первого регистра 2 во нторой регистр 3. Таким образом, осуществляется рас 55 параллелинание нходной информации, т.е. каждый элемент иэображения входной развертки присутствует на информационном входе блока памяти в течение времени, равного 16 периодам так товой частоты входной развертки,Гинхроимпульсы строк, опережающие начало активной части каждой строки на время, равное 16 периодам такто вой частоты выходной развертки, поступают от синхрогенератора выходной развертки на вход установки первого счетчика 6, генерирующего адреса считывания. Синхроимпульсы строк устанавливают первые 10 разрядов пер ного счетчика 6, а синхроимпульсы кадров выходной развертки устананли вают остальные его 5 разрядов, Первые 4 разряда первого счетчика 6 под ключены к групповому входу блока 12 управления, формирующего сигналы управления работой преобразователя телевизионного стандарта, синхронные с частотой выходной развертки.По сигналу с распараллелинающего третьего счетчика 8 производится эа пись 16 элементов во. второй регистр 3 и логической единицы в первый 0- триггер 9 (фиг.З н), сигнал логической единицы с выхода которого посту лает на первый вход первого элемента И 10 иразрешает прохождение на вы ход последовательности импульсов (фиг.З д), поступающих с второго выхода блока 12 управления и определяю щих начало циклов записи. С выхода первого элемента И 10 эти импульсы поступают на синхровход второго В- триггера 11 и по фронту первого им пульса производится запись логической единицы. Сигнал логической еди ницы с выхода второго Р-триггера 11 поступает на вход блока 12 управле ния, где разрешает прохождение нг нЫход последовательности импульсов (фиг.З л), определяющих конец цикла записи. Эти импульсы поступают на входы сброса первого и второго Р- триггеров 9 и 11. Таким образом, на выходе нторого Э-триггера 11 форми руется сигнал, разрешающий прохождение импульса записи, формируемого блоком 2 управления, на третий ны ход и далее на вход третьего комму татора 21, Кроме того, этот же сиг нал поступает на вход первого комму татора 5, обеспечивающего подключе ние к адресным входам первого и вто рого блоков 4 н,9 памяти адресных кодов записи или считывания и на синхровход второго счетчика 7, генери3 14189 рующего адресные коды записи, Таким образом осуществляется запись информации несинхронного источника в момент времени, определяемый ближайшим циклом записи к моменту поступ 5 ления информации на блоки памяти (фиг.З и). Для обеспечения адресации в блоке 12 управления формируется сигнал выборки кристалла (фиг.З б),10 который поступает на выход блока 12 управления и далее на вход первого и второго блоков 4 и 19 памяти,На вход пятого Р-триггера 22, работающего в счетном режиме, поступа ют кадровые синхроимпульсы входной развертки. Пятьп Р-триггер 22 попеременно переключается иэ состояния логического нуля в состояние логическая единица и наоборот, обеспечивая управление третьим коммутатором 21. Третий коммутатор 21, распределяя импульсы записи, поступающие с блока 12 управления, обеспечивает попеременное переключение первого и второ 25 го блоков 4 и 19 памяти в режим записи.Считанная из первого и второго блоков 4 и 19 памяти информация поступает на вход последовательно-па- . ЗО раллельных третьего и четвертого регистров 17 и 18, сворачивающих парал.лельный.цифровой поток в последовательный, В результате этого частота элементов на выходе этих регистров35 в 16 раэ выше частоты на входе, Импульсы записи информации, поступающей с выходов первого и второго блоков 4 и 19 памяти в третий и четвертый регистры 17 и 18, формируются блоком 40 12 управления (фиг.З г) и с его выхода поступают на вход записи третьего и четвертого регистров 17 и 18. На их синхровходы подается тактовая частота элементов выходной развертки. С выходов третьего и четвертого регистров 17 и 18 8-разрядные параллельные цифровые потоки поступают на первый и второй групповые входывторого коммутатора 16. Сигнал управления вторым коммутатором 16 формируется устройством асинхронного сопряжения по кадровым частотам, состоящего из третьего и четвертого триггеров 14 и15 и второго элемента И 13. По переднему фронту кадровых синхроимпульсов (фиг.4 а), поступающих на синхровход четвертого Р-триггера 14, осуществляется запись логической единицы. Уроу 4вень логической единицы с выхода третьего Р-триггера 14 подается на первый вход второго элемента И 13, разрешая прохождение кадровых синхро импульсов выходной развертки (фиг.4 б) через другой вход второго элемента И 3 на вход четвертого Р-триггера 15 и на вход сброса третьего Р-триггера 14, снимая тем самым разрешение прохождения кадровых синхроимпульсов выходной развертки на вход четверто го Р-триггера 15. Четвертый Р-триггер 15 работает в счетном режиме и попе ременно переключается из состояния логического нуля в состояние логической единицы и наоборот (фиг,4 г).Сигнал с выхода четвертого Р-тригге ра 15 поступает на вход управления второго коммутатора 16, который по переменно подключает к ЦАП 20 первый и второй групповые входы. Таким образом, подключение к ЦАП 20 цифровых потоков с первого или второго блоков 4 и 19 памяти осуществляется синхронно с кадровой частотой выходной раэ вертки, Эта реализация позволяет из бежать искажений при преобразовании стандартов движущихся изображений.Блок 12 управления (фиг.2) рабо тает следующим образом.На вход блока 12 управления поступает 4-разрядный цифровой код из первого счетчика 6. Этот код пред. ставляет собой четыре младших двоичных разряда 15-разрядного первого . счетчика 6, десять младших разрядов которого сбрасываются в нулевое сос тояние строчным синхроимпульсом. Три младших разряда кодовых последователь" ностей поступают на вход дешифратора 23, а четвертый старший разряд (фиг.З м) поступает на вторые входы первого и второго элементов И 24 и 29. Дешифратор 23 представляет собой устройство, которое формирует на од ном из шести выходов уровень логичЕс кого нуля в зависимости от двоичного кода на входе (фиг3 д, е, ж з, и, к). Эти импульсы формируются на выхо де дешифратора 23 с длительностью в один и с периодом в восемь тактов частоты элементов в выходной равверт ке. Импульсы с третьего выхода дешиф ратора 23 периодически обнуляют тре тий ББ-триггер 28, а импульсы с пя того выхода устанавливают его в еди ничиое состояниеВ результате этого, на выходе третьего ВБ-триггера 2814189 20 формула изобретения 1.Преобразователь телевизионногостандарта, содержащий последовательно соединенные аналого-цифровой пре формируетпн периодический сигнал (фиг.З б), который поступает на выход блока 12 управления и представ ляет собой сигнал выборки кристалла первого и второго блоков 4 и 19 па мяти. Аналогичным образом на выходе второго ВБ-триггера 27 формируется периодический сигнал (фиг.З в), поступающий на первый вход второго 1 О элемента И 29. Этот сигнал предназначен для включения первого и второго блоков 4 и 19 памяти преобразователя телевизионного стандарта в режим записи. На второй вход второго эле-15 мента И 29 поступает четвертый разряд (фиг.З м), уровень логического нуля которого соответствует во времени циклу записи, а уровень логической единицы - циклу считывания. На третий вход второго элемента И 29 поступает сигнал с входа блока 12 управления (фиг.З о), который форми руется вторым Э-триггером 11, В ре зультате на выходе второго элемента 25 И 29 формируется импульс записи (фиг.З п), соответствующий блинайшему циклу записи к моменту поступления информации на вход первого и вто. рого блоков 4 и 19 памяти. По рас смотренному ранее, принципу на выходе первого НБ-триггера 26 формируется последовательность имапульсов (фиг.З г), которая поступает на вход первого элемента И 24. На выходе фор35 мируется последовательность импульсов (фиг.З р), которая поступает на выход блока 12 управления и обеспечи вает запись информации из них в пе риод цикла считывания в третий и чет вертый регистры 17 и 18. На вход эле-, мента ИЛИ 25 поступает последователь ность импульсов (фиг.З к), а на дру гой его вход .- сигнал с второго Р- триггера 11. На выходе элемента 45 ИЛИ 25 формируется послеДовательность импульсов (фиг.З л), которая поступает на вьжод блока 12 управления и служит для сброса первого и второго Э-триггеров 9 и 11 в нулевое состоя ние, что приводит к формированию на их выходах сигналов (фиг.З н, о) соответственно. 27 6образоиатель, сигнальный вход кото рого является сигнальным входом пре образователя телевизионного стандар та, первый регистр, второй регистр и первый блок памяти, первый коммутатор, первый и второй счетчики, выходы которых соединены соответственно с первым и вторым сигнальными входа ми первого коммутатора, выход которо го соединен с адресным входом первого блока памяти, последовательно сое" диненные третий счетчик вход сброса которого объединен с входом сброса второго счетчика и является входом строенных сннхроимпульсов входного стандарта преобразователя телевизион Г ного стандарта, а сигнальный вход объединен с синхровходами аналогоцифрового преобразователя и первого регистра и является входом тактовых синхроимпульсов входного стандарта преобразователя телевизионного стан дарта, последовательно соединенные первый 13-триггер, к первому входу которого подключен выход третьего счетчика, первый элемент И, второй Р-триггер и блок управления, второй вход которого соединен с другим выходом первого счетчика, а также цифро аналоговый преобразователь, выход которого является выходом преобразо вателя телевизионного стандарта, при этом выход второго Р-триггера соединен с управляющим входом перво го коммутатора и с сигнальным входом второго счетчика, первый выход блока управления соединен с другим входом второго Р-триггера, второй выход сое динен с другим входом первого элемен та И, а третий выход соединен с пер вым управляющим входом первого блока памяти, первый установочный вход пер вого счетчика соединен с входами строчных и кадровых синхроимпульсов входного стандарта преобразователя телевизионного стандарта, а синхровход второго регистра соединен с вы ходом третьего счетчика, о т л и ч а ю щ и й с я тем, что, с целью повышения точности преобразования, введены последовательно соединенные третий 13-триггер, первый вход которо го объединен с входом сброса второго счетчика, второй элемент И, другой вход которого объединен с первым ус тановочным входом кадровых синхроим пульсов первого счетчика, и четвертый 1)-триггер, последовательно соевою14189ненные третий регистр, сигнальный вход которого соединен с выходом первого блока памяти и второй коммутатор, выход которого соединен с сигнальным входом цифроаналогового пре5 образователя, последовательно соединенные пятый Р-триггер, вход которо. го объединен с первым входом третье го П-триггера, и третий коммутатор, управляющий вход которого соединен с четвертым входом блока управления, а первый выход соединен с вторым управляющим входом первого блока па мяти, последовательно .соединенные вто 15 рой блок памяти, первый управляющий вход которого объединен с первым управляющим входом первого блока па мяти, второй управляющий вход соеди нен с вторым выходом третьего комму 20 татора, сигнальный вход соединен с выходом второго регистра, а адресный вход объединен с адресным входом пер вого блока памяти я четвертый ре гистр, первый управляющий вход кото 25 рого объединен с первым управляющим входом третьего регистра, с управляющим входом цифроаналогового преоб разователя и с тактовым входом перво го счетчика и является входом такто ЗО вых синхроимпульсов выходного стандарта преобразователя телевизионного стандарта, второй управляющий вход объединен с вторым управляющим вхо дом третьего регистра и соединен с35 пятым выходом блока управления, а выход соединен с другим сигнальным входом второго коммутатора, управляюп 1 ий вход которого соединен с выходом четвертого 0-триггера, при этом 40 первый выход блока управления соеди 27 8нен с другим входом первого Р-триг гера, а к второму входу третьего Р-триггера подключен выход второго элемента И.2.Преобразователь по п.1, о т л и ч а ю щ и й с я тем, что блок управления выполнен в виде дешифра тора, первого, второго и третьего ВБ-триггеров, элемента ИЛИ и первого и второго элементов И, при этом, первые входы элемента ИЛИ и второго элемента И объединены и являются первым входом блока управления, вход дешифратора и первый вход первого элемента И, объединенные с вторым входом второго элемента И, являются вторым входом блока управления, пер вый выход дешифратора является вто рым выходом блока управления, второй выход дешифратора соединен с В-вхо дом второго ВБ-триггера, выход кото рого соединен с третьим входом второз го элемента И, выход которого являет ся четвертым выходом блока управле ния, третий выход дешифратора соединен с В-входом третьего ВЯ-триггера, выход которого является третьим вы ходом блока управления, четвертый выход дешифратора соединен с Я-вхо дом первого ВБ-триггера, выход кото рого соединен с вторым входом перво го элемента И, выход которого являет ся пятым выходом блока управления, пятый выход дешифратора соединен с Я-входами второго и третьего ВЯ- триггеров, а шестой выход соединен с В-входом первого ВЯ-триггера и с вто рым входом элемента ИЗ%, выход кото рого является первым выходом блока управления., Гратилло вцова ак аэ 4168 Прои венно-полиграфическое предприятие, г. Ужгород, ул оектная,В 1 ИИПИ Государств по делам изобр113035, Москва, Ж660 Подписноеного комитета СССРений и открытийРаушская наб д, 4/5