Запоминающее устройство без разрушения информации

Опубли вано 25.07.80. Бюллетень 27 по делан изобретен н открытий Дата опубликования описания 28,07.8 В. Бурковский, К. В. Богданова, В, Г. Стагцко и И. В. Гольдберг) Авторы изобретен 1) Заявитель 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО БЕЗ РАЗРУШЕНИЯ ИНФОРМАЦИИк области цифрои и может быть щих устройствах Изобретение относитсявой вычислительной техникиспользовано в запоминаюбез разрушения информации.Известно запоминающее устройство без разрушения информации на многостверстных ферритовых элементах, содержацее ком. мутационные поля для подключения оборудования записи информации. Запись информации осуществляется кратковременным касанием штеккера к контактам записи или с помощью выносного контактора с двадцатью контактами, перемещающегося по контактному полю 1 .Недостатком указанного устройства является возможность разрушения информации при неправильном контактировании в процессе записи из-за отсутствия контроля коммутации,Наиболее близким к предлагаемому по технической сущности является полупостоянное запоминающее устройство на тороидальных магнитных сердечниках с диаметральными отверстиями, которое содержит блок управления, и запоминающих блоков с входными коммутационными элементами, адресные и разрядные формирователи токов записи с выходными коммутационными элементами, которые в режиме записи подключены к входным коммутационным элементам одного из запоминающих блоков, и дешифратор запоминающих блоков 2 .Цель изобретения - повышение надежности устройства путем защиты информации при неправильной коммутации.Указанная цель достигается тем, что взапоминающее устройство без разрушения информации, содержащее блоки памяти, пер вые входы которых через коммутационныеэлементы соединены с выходами разрядных и адресных формирователей токов записи, дешифратор выбора блоков памяти, вход которого соединен с первым выходом регистра адреса, дешифратор записи, вход которого соединен со вторым выходом регистра адреса, выходы дешифратора записи соединены с одними из входов адресных формирователей токов записи, третий выход регистра адреса подключен ко вторым входам бло ков памяти, блок управления, выход которого соединен с третьими входами блоков памяти, со входами разрядных формирователей токов записи и другими входами адресных формирователей токов записи, введенблок дидлиза коммутации, соедицециый с блоком упраилецил, входы блока яцализд НОММУТ(Цци ЧЕРСЗ Н5 МТЕИ 01 ЦЕЛ ЭЕ- мсцты соРди цепы с чете(Ррты;Еи е)ход(Ми (лО ков памяти, выходы дешцфраторд Выбора блоков пямл Сосдццецы с П 5 пымц Входами блОКОВ памяти, блок яцдлизд ком(утяциц сост 01 з из элРмсцта И и те)еГгеря, Одиц Из ВХОДОВ КОТОРОГО СОСДИЕРЕЕ С ВЫХОДОМ ЭЛС- мецтд 11, Входы элсмецта И и друГОЙ Вход триггера соедицецы со Входами блока яцдлиз(1 ком луации, ВыхОД триГГ(,ря (ОРдицее с Выходом блока яализа ком мутации, д каждый блок памяти содержит цдкопцтель, коммутяциоцш.,с элемсцты, деши(1)рдтор счцтьВяцил, элемец И и ддресцый формирователь тонов счи 1 Вдци)1, выход которого сое дццец с одццм из Входов цакопитслл, другис Е)ХОДЫ ЦДКОПЦТЕЛЯ СОЕДИЦСЦЫ С 1)Е)ВЬМИ ВЫХОДДМИ КОММУТЯЦЦОЦЕЕЫХЭЛСМРЦТОВ, ВХО)иэ ко Орых СОсписцы с еСЕ)вьм и и четесЕ)ты ми Входдмц блока цям 5 ти, Вторыс ВЕ,ХО)1. номмутяциоцных элемспов соедицсцы с од:) пцм из иходои э)С)СЕта И и с пятым Входом блоке Памяти, ВХО 1, эдемепа И соедицец с первым Входом дешифрдтора считывяццл, ВОроЙ Вход которого Еодк;цоСе ко Второму входу блока памяти, другой вход элемецтя И сосдицец с третьим Входом блока пдмяБ ти, выход деви(1)ратора счцтьшдшл сосдц- ЦСЦ СО ВХОДОМ ДДРССИОГО фоРМИРОВДТ(Л 51 ТО- ков считьвдцил.Нд чертеже изображена блок-схема предлагаемого устройства. 3Оцо содержит блоки 1, -- 1 памяти, номмутдццоицыс эсмеиты 2 - 2), рдзр 51 Иые и адресные формирователи 3 и 4 токов записи, регистр 5 адреса, дешифратор 6 заццсц, блок 7 управления, дец)цфрдтор 8 выбора блоков цдмлти, блок 9 ацализд коммутации, который иыполцец ця триггере 10 и элементе 11 И. Ея)кд(й блок памяти содержит коммутационные элемецты 12, - 12, дешифратор 13 считьп)дцил, адресцыи формирователь 14 токов считьеяци 51, элемецт 15 И, цдкоцитель 16, соединительные кабели 17 - 7Устройство работает следиоцим образом.В режиме считьиздция блок 7 управлецил устанавливает триггер 10 блока 9 яцалцза коммутации в нулевое состояние, которое це меняется из-зд отсутствия опроса элсмецта 11 И блоком 7 управлеция, В соответствии с кодом адреса, установленном в регистре 5 адреса, вырабатывается разрешающий цо-.тецциал иа одном из выходов дсшифратора 8 Выбора блоков памяти, поступаощего цд вход элемента 15 И соответствующего блока 1 памяти, который пропускает цд вход дешифратора 3 сигнал опроса, вырабатываемый блоком 7 управления. В результате этого опрашивается деши(рратор 13 считывяция, который в соответствии с кодом адреса иа других его входах производит выборку адресных формирователей 14 токов сч(пывация, иозбу)кддОцИх токи опроса в цдкоцитсле 6,В режиме здццсц блок цамлги, в котором иеобходимо записать ицформдцию, ца. пример блок 11, цодключсц раз ьемдмц 12,12 с помощью соедицительцых кабелеи,., - 17 к раз ьемам 2, - 2 соотиетст 17 - 7иеццо, На регистре 5 адреса устанавливаетсл код, В соответствии с которым ца Выходе Дсшифрдторя 8 ВЕ:рябаъВестсл сигнал, разреп)деощий поступление импульса опроса из блокауправления В пыбраццый блок памяти, цапример и блок 1;. При наличии вышеуказаццои коммутацци сигнал с дешифряторя 8 через контрольные контакты разьемов 12, -2 и 2,2, поступает ца все входы элемецтов 1 И блока 9 дцалцза коммутацци, свлзяцшле с разъемами 2, - -2. При этом элемент 11 И це пропускает импульс опроса из блока 7 ца вход триггера 10, пред цдзцачеццый длл установки его в едццичцое состояние. Ередерительео триггер 10 был об)цул(сигцалоы с блока 7 управлецил, При цаличии пулевого состолцил триггера 10 блок 7 В рс)киме записи Вьрдбе)тывест сигналы опроса блоков 1(, 3, 4. В результате этого в цакопителе 16 выбранного блока памяти 1 дополнительно к тонам, протекающим и режиме считывдцил, обеспечиваются адресные и рдзр 5)дц.е токи записи, формируемые формирователями 4 и 3 и коммутируемые с помощью элемецтов2, - 12 2, - 2 и соедицительиых кабелей 17, - 171 11 ссмотрцм Вдридиты цепраВцлеи 10 й коммутации и режиме здццсц, цяпример, с помощью соедицительццх кабелсц 17, -7, Е(, формирователям 3 и 4 будет подкл 0 ец цевыбрдццый блок памяти. В этом случае ца входах блока 9 ацдлиза коммутации, связдццых с разъемами 2, - 2,отсутствуют сигцялы с выбранного выхода дешифрдтора 8, Вследствие этого через элемент 1 И пройдет импульс из блока 7 ца Вход триггера О и устяцоиит его В единичное состолцие, При этом условии сиИдл). опроса блоков 1, - 1, 3, 4 це будут сформированы блоком 7 и, тянцм образом, запись ицформдции це произойдет. ЛцалогеЧцьм образоел будет заблокировдцо выполцецие записи ицформации цри отсутствии хотя бы одцой пары разъемов 2, - 12, и 2, - -2,или при цесоответствую. щей их стыковке. Например, разъем 12, с помощью соединительного кабеля к разьему 2(не обеспечивает стыковку контрольцых контактов и соответствеиео иалцчие иа 2-х входах элемецта 11 И сигналов, иеобходимых для запрета установки в едииичцое состояние триггера 10.Использование предлагаемого устройства зд счет введения контроля позволяет избежать разрушении ицформации при иеправильцой коммутации, что повышает цадежность храцеция ицформации в запомииающем устройстве и эффективцасть использо 75)56;вация устройства в составе различцых цифровых систем. Формула. изобрвтсц,т1. Запоминающее устройство без разрушения информации, содерькацее блоки памяти, первые входы которых через коммутационные элементы соединены с выхолзмц разрядцых и адресных формирователей токов записи, дешьее 1)ратор выбора блоков памяти, в вход которого соединен с первым выходом регистра алреса, дешифратор записи, вход которого соедицец со вторым выходом ре-. гистра адреса, выходы децифратора записи соединены с одими из входов адресцьх формирователей токов записи, третий выход регистра адреса подключен ко вторым входам блоков памяти, блок управления, выход которого соедицец с третьими входами блоков памяти, со вхолами разрядцых формирователей токов записи и другими входами адресных формирователей токов записи, отличаюиееесл тем, что, с целью повышения надежности устройства путем защиты информации при цеправильцой коммутацпц, в устройство введец блок анализа коммутации, соедиценный с блоком управлеьшя, входы блока анализа коммутации через коммутациоццые элементы соединены с четвертыми входами блоков памяти, выходы дешифратора выбора блоков памяти соединены с пятыми входами блоков памяти.3)2, Устройство по п. 1, отличающееся тем, что, блок анализа коммутации состоит цз элемента И и триггера. один из входов котороГО соелццец с Выходом элс)ецтз 11 ВхОды э,.есметз 11 ц дре Гой Вход трГГерз соедцеецы сО Входахц блока зцзлцз.:) ко)- матаЕи, еи)хО Е трГеера Гоедццец с выходом блока еьщзлнзз коммутации.3. Устройс)во по и. 1, отепатесссл тем, что кзхкдый блок змятц се);еер)кит акоп- тель, коммутзциоццые элементы, дешифратор счетьц)зццее, элемецт И ц адресцый Е)ОРМУЗРОЫЗТСЛЕ ТОКОВ СЧЦТЫВЗЦЦЯ ВЬХОД КО- торого соедцец с одним цз входов цакопцтеля, еругце Входы цекоееге;е соединены с псрвымн выходами коммутзцион- ЦЫХ Э,ЕЕЕЬЕТОВ., ВХОДЫ КОТОРЫХ СОСЛЦЦСНЫ С первыми и четвертыми Входзмн блока памяти, вторые Выходы кох уте и с) е ЕЕх элементовв соедицецы с о;ецим из входов элемецта И и с пятым входом блока памяти, выход элемецта И соедицец с первым входом дешифратора считывания, второй вход которого подключен ко второму вхолу блока памяти, другой вход элемецта И сое. дицен с третьим входом блока памяти, выход дешцфрзтора считывания соедцнец со входом адресного формирователя токов счи. тывацця.)СТО пеки инфОРмации.принятые во внимание прц экспертизе 1. Тонкие магнитные пленки. Сб. Заееомицающее устроьестчо. Киев, Наука, 1968, с, 40 - 45.2. Вопросы радиоэлектроццки, 1970, серия ЗВТ, вып, 56, с. 143 - 151 1)рототеп 1,Воронинч емчик Редактор В. Зарванская Заказ 4474/21 ЦНИИПИпо д 113035, Мо илиал ППП Составитель АТехред К, ШуфрТираж 662Государственного клам изобретений исква, Ж - 35, РаушсПатент, г. Ужгоро омитетоткр кая н д, ул. КорректорПодписноеа СССРытийаб., д. 4/5Проектная, 4