Мультипроцессорная вычислительная система

Союз Советскии Социалистических Республик(22) Заявлено 070778 (21) 2638785/18-24с присоединением заявки Ио(51) М ),( 3 С 06 Р 15/16 Государственный комитет СССР по делам изобретений и открытий(54) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА Изобретение относится к вычислительной технике и может быть исполузовано при проектировании многопроцессорных вычислительных систем.Известно устройство приоритетного подключения процессоров к общеймагистрали, содержащее триггеры, Формирователи импульсов и транзисторы (1),Недостатком такого устройстваявляется то, что при наличии помехв канале связи возможен прием информации со сбоем, повтор сбившейсяинформации в системе не предусматривается,Прием недостоверной информации может,быть исключен, если производитьконтроль достоверности принятойинформации, например, путем сверткиее по модулю, Тогда формированиесигнала ответ связи и, следовательно, передача вовой информациипо общей магистрали возможны толькопосле окончания контроля достоверности принятой информации. Такой режим работы приводит к значительномуснижению быстродействия системы, таккак длительность каждого цикла передачи увеличится на время контроля.достоверности принятой информации,Наиболее близка к предлагаемомуизобретению по технической сущностимногопроцессорная вычислительнаясистема, в которой каждый процессорсодержит арифметико-логический блок,блок приема, формирователь сигналасостояния, блок выдачи, формирователь сигнала сопровождения, формирователь обобщенного запроса, блокприоритета и блок синхронизации 2).Недо ттком известной системыявляется то, что при наличии помехв канале связи в блоки приема процессоров может быть записана ин 15 формация со сбоем. Повтор сбившейсяинформации в системе не предусматривается.Цель изобретения в повышениедостоверности обрабатываемой информа"20 ции и увеличение быстродействия.Поставленная цель достигаетсятем, что в систему, в которой каждый иэ процессоров содержит арифметико-логическое устройство, блок2 приема, блок выдачи, блок формированиясигналов состояния, блок синхронизации, блок формирования сигналовсопровождения, блок приоритета,блок Формирования запроса, регистрЗО кода заявки, причем первый выходарифметико-логического устройства подключен к первому входу регистра кода заявки, первый выход которого подключен к первому входу блока формирования запроса, первый выход которого соединен с первым входом блока формирования сигналов сопровожде 5 ния,выход которого подключен к первому входу блока выдачи,второй нход,которого соединен со вторым выходом арифметико-логического устройства, третий выход которого подключен к первому входу блока формирования сигналон состояния, второй вход которого соединен с первым ныходом блока приема, второй выход которого соединен с первым входом арифметикологического устройства, выход блока синхронизации подключен ко второму входу блока формирования сигналов сопровождения, второму входу блока формирования запроса и первому вхо ду блока приоритета, выход которого соединен с третьим входом блока формиронания сигналов сопровождения, второй выход блока формирования запросов соединен со вторым входом блока 25 приоритета, входы блокон синхронизации всех процессоров являются синхрониэирующим входом системы, первые входы блоков приема и выходы блоков выдачи всех процессоров являютсяЗО входами-выходами системы, выход блока формирования сигналов состояния одного процессора соединен с соответствующим входом группы нходов блоков формирования эапросон других процессоров, второй вход блока формирования запроса одного процессора соединен с соответстнующим входом группы входов блока приоритета других процессоров, введены н каждый процессор формирователь сигнала кни танции и блок сравнения сигналов квитанции, первый выход которого подключен к третьему входу блока формирования запроса, второй выход РегистРа кода заявки соединен с пер вым входом блока сравнения сигналов квитанции, второй выход которого соединен со вторым входом регистра кода заявки, третий выход блока приема соединен с первым входом формирователя сигнала квитанции, выход которого соединен с третьим входом блока формирования сигнала состояния и вторым входом арифметико-логического устройства, ныход блока синхронизации подключен ко второму входу формирователя сигнала квитанции и третьему входу блока сравнения сигналов квитанции, при этом выход Формирователя сигнала квитанции одного процессора соединен щ с соответствующим входом группы входов блока сравнения сигналов квитанции других процессоров, а второй вход блока приема одного процессора подключен к соответствующему выходу 65 группы выходов блока формированиясигналов сопровождения других процессоров, выход блока приоритета соединен со вторым входом блока сравнениясигналов квитанции,На фиг. 1 показана структурнаясхема системы и каждого процессора;на фиг. 2 - возможная реализацияструктурно-логического блока формирования сигнала квитанции; на фиг.3структурно-логическая схема блокасравнения сигналов квитанции.Мультипроцессорная вычислительнаясистема содержит процессоры 11 - 1 п,информационную магистраль 2, синхронизирующий нход 3, а каждый процессор содержит блок 4 формиронания сигналов состояния, арифметико-логическое устройство 5, блок 6 синхронизации, регистр 7 кода заявки, блок8 формирования сигналов сопровождения, блок 9 формирования запроса,блок 1 О приоритета, блок 11 приема,блок 12 выдачи, формирователь 13сигнала квитанции, блок 14 сравнениясигналов квитанции.Блок 13 формирования сигналовквитанции состоит из элемента 15 Ии Формирователя одиночного импульса 16.Блок 14 сравнения сигналов квитанции состоит их трехвходоных элементов 17 И по числу устройств всистеме и узла нременной привязки 18.Мультипроцессорная вычислительная система работает следующимобразом.При необходимости передачи информации от процессора 1; к любомупроцессору 11 Ф 1, 1 = 1-п илик некоторой группе процессоровД с Д= 1 1, 1 р,1 щ к=1,п гдеД = 1111, при этом/Д, / = 2, и - 1 и У, Дс Д, иэблока 5 в регистр 7 кода заявки поступает код, соответствующий адресу процессора, или код, соответствующий дизъюнкции кодов всех адресов процессоров, входящих вгруппу ДОдновременно в блок 12 выдачи изблока 5 поступает информация, которая должна быть передана н процессор 1 или нсем процессорамгруппы Д, С выхода регистра 7 кодазаявки процессора 1; код заявкипоступает в блок 9 этого процессора,На группу входов блока 9 процессора 1; поступают сигналы состояния других процессоров. Блок 9формирует сигнал заявки только втом случае, если процессор 1, илихотя бы один из процессоров группыДк, находится в состоянии Свободно, н противном случае сигналобобщенной заявки не Формируется домомента перехода процессора 1,или хотя бы одного процессора изгруппы Д, из состояния фЗанятофв состояние Свободно. Сигнал запроса процессора 1; поступает на один иэ входов блока 10 этого процессора и на соответствующий вход блока 10 других процессоров.Аналогичным образом инициируют сигналы заявок и другие процессоры системы, причем момент времени выдачи сигналов запроса и вся последующая работа основных блоков процессоров жестко синхронизированы син хросигналами, поступающими из блокон 6, которые в свою очередь подключены к общему для всей системы синхрониэирующему входу 3.Таким образом, в каждом процессоре на входе блока 1 О, в каждый момент времени имеется совокупность запросов от процессоров, ожидающих разрешения на передачу информации. Блок 10 в каждом процессоре из совокупности запросов с учетом собственного запроса выбирает старший по приоритету запрос.Если собственный запрос является старшим по приоритету, то в блок 8 поступает сигнал, разрешающий данному процессору передачу информации. Одновременно сигнал с выхода блока 10 поступает в блок 14 на первый вход узла временной привязки 18, на второй вход этого узла поступает 30 сигнал с блока 6 синхронизации. С первого ныхода узла временной привяз ки сигнал поступает на первые входы элементов И 17 и разрешает прием сигналов квитанции. Со второго ны хода узла 18 сигнал поступает в блок 9 заявки и запрешает формирование заявки на время передачи информации и ожидания квитанции.По сигналу блока 10 блок 8 фор мирует сигнал, который осуществляет считывание информации из блока 12 в информационную магистраль 2. Кро/ме этого, блок 8 формирует сигнал сопровождения, который н случае пе.редачи информации к процессору 1 подается на соответствующий вход этого процессора, а при передаче информации к группе Дк процессоров . сигнал сопровождения подается на те входы процессоров, которые соответствуют процессорам из группы Дк,. находящимся в состоянии Свободно.Передача информации процессорам группы Дк находящимся на момент формирования сигнала запроса в состоянии Занято, производится по мере их перехода из состояния Занято в состояние Свободно, при этом процесс организации передачи информации повторяется, 60Соответствующие сигналы сопровождения в процессорах, которые являются приемниками информации, осуществляют перепись информации иэ магистрали 2 в блоки 11 приема, Одно временно сигналы с выходов блоков 11 поступают на входы блоков 4 формирования сигналов состояния и переводят процессоры иэ состояния Свободно в состояние Занято. В блоках 11 осуществляется контроль достоверности принятой информации, например, с помощью свертки ее по модулю.Если информация принята данным процессором со сбоем, то блок 11 посылает сигнал н блок 4 и переводит процессор из состояния Занято н состояние Свободно. Сигнал книтирования н процессор не выдается.Если информация принята данным процессором без сбоев, сигналы иэ блоков 11 и 6 поступают соответствен" но на первый и второй входы элементов И 15, с выхода которых поступают на вход Формирователя 16 одиночного импульса, и блок 13 формирует сигнал квитанции. По сигналу квитанции осуществляется перепись информации из блока 11 приема в арифметико-логическое устройство 5, Сигнал квитанции выдается блоком 13 также в соответствующую шину системы, Процессор, принявший информацию без сбоев, остается в состоянии Занято.В процессоре, осушестниншем передачу информации, сигналы книтанции от всех процессоров,. принявших информацию без сбоев, поступают в блок 14 сравнения сигналов квитанции на вторые входы элементов И 17, и на третьи входы элементов И поступают сигналы с соответствукщих разрядов регистра 7 кода заявки, на первых входах элементов И присутствует разрешающий сигнал с выхода узла 18 временной привязки. С, выхода элемента И 17 сигналы поступают в регистр / и осуществляют установку в исходное состояние регистра 7 кода заявки при обращении к процессору 1 или отдельных разрядов регистра 7, соответствующих тем процессорам из группы Д, которые приняли информацию без сбоя,При органиэации следующего цикла передачи информации в системе новое обращение процессора 1, к процессорам, принявшим информацию в предыдущем цикле, исключается, так как процессор 1 или все процессоры группы Дх, принявшие информацию, находятся в состоянии Занято, В них осуществляется анализ достоверности принятой информации и происходит формирование сигнала квитанции. Обмен информацией в системе происходит между другими процессорами при наличии от них сигналов обобщенного запроса.Если передача информации к процессору 11 или некоторому числупроцессоров из группы Д 4 произошла со сбоем, то установка соответствующих разрядов регистра 7 в исходное состояние не произойдет. По окончании сигнала блокирующего формирование заявки и поступающего с узла 18 временной привязки, процессоромбудет организована повторная1 передача информации.Использование предлагаемого устройства позволяет исключить воэ можность приема недостонерной информации в арифметико-логическое устрой.ство за счет аппаратной организации повторного цикла передачи информации, если предыдущая передача произошла со сбоем, следовательно, позволяет расширить функциональные возможности данной многопроцессорной системы, а также повышает производительность ее.Формула изобретенияМультипроцессорная вычислительнаясистема, в которой каждый из проце". -соров содержит арифметико-логическое устройство, блок приема, блок выдачи, блок формирования сигналовсостояния, блок синхронизации,блок Формирования сигналов сопровож Одения, блок приоритета, блок Формирования запроса, регистр кода заявки,причем первый выход арифметико-логического устройства подключен кперному входу регистра кода заявки, 35первый выход которого подключен кпервому входу блока формированиязапроса, первый выход которого соединен с первым входом блока формирования сигналов сопровождения, выход 4 Окоторого подключен к первому входублока выдачи,второй вход которогосоединен со вторым выходом арифмети"ко-логического устройства,. третийвыход которого подключен к первомувходу блока формирования сигналовсостояния, второй нход которого соединен с первым выходом блока приема,второй выход которого соединен спервым входом арифметико-логического устройства, выход блока синхро низации подключен ко второму входублока Формирования сигналов сопровождения, второму входу блока формирования запроса и первому входублока приоритета, выход которогосоединен с третьим входом блокаформирования сигналов сопровождения,второй выход блока формированиязапросов соединен со вторым входомблока приоритета, входы блоковсинхронизации всех процессоров являются синхрониэирующим входом системы, первые входы блоков приема ивыходы блоков выдачи всех процессоров являются входами-выходами системы, выход блока формирования сигнала состояния одного процессорасоединен с соответствующим входомгруппы входов блоков формированиязапросов других процессоров, второйвыход блока Формирования запроса одного процессора соединен с соответствующим входом группы входов блока приоритета других процессоров, о т л ич а ю щ а я с я тем, что, с цельюповышения достоверности обрабатываемой информации и увеличения быстродействия, в нее введены в каждыйпроцессор Формирователь сигнала квитанции и блок сравнения сигналовквитанции, первый выход которого.подключен к третьему входу блокаформирования запроса, второй выходрегистра кода заявки соединен с первым входом блока сравнения сигналовквитанции, второй выход которого соединен со нторым входом регистра кодаэаянки, третий выход блока приема.соединен с первым входом формирователя сигнала квитанции, выход которого соединен с третьим входом блокаформирования сигнала состояния ивторым входом арифметико-логического устройства, выход блока синхронизации подключен ко второму входуформирователя сигнала квиганции итретьему входу блока сраннения сигналов квитанции, при этом выходформирователя сигнала квитанции одного процессора соединен с соответстнующим входом группы входов блока сравнения сигналов книтанции других процессорон, а второй вход блока приемаодного процессора подключен к соответствующему ныходу группы выходонблока Формирования сигналов сопровождения других процессорон, выходблока приоритета соединен со вто.рым входом блока сравнения сигналовквитанции.Источники информации,принятые во внимание при. экспертизе1. Авторское снидетельстно СССРР 317064, кл. С Об Р 9/18, 1971.2, Авторское свидетельство СССРР 588900, кл, 6 06 Р 15/1 б, 1977