Устройство цифроаналогового преобразования

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 66 51) ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ЦИФРОАНАЛОГОВОГО ПРЕОБРАЗОВАНИЯ(57) Изобретение относится к цифровойизмерительной и вычислительной технике и может быть использовано для преобразования цифровых величин в аналоговые. Устройство позволяет повыситьбыстродействие цифроаналогового преобразователя, работающего в избыточном измерительном коде (ИИК). Применение самокоррекции, основаннойе наиспользовании ИИК, обеспечивает высокую точность преобразования. Преобра14051 зование входного двоичного кода в рабочий код осуществляется параллельным методом, что повышает быстродействие устройства. Устройство при помощи основного и вспомогательного цифроаналоговых преобразователей 1 и 2, регистров 5, 6, 11, 13, блока памяти 10, блока сравнения 3, арифметико-логического устройства 12, блока управления 4 и цифровых коммутаторов 7, 8,179 проводит определение кодов реальныхвесов разрядов основного цифроаналогового преобразователя 1. Введениецифровых коммутаторов 14 и 15.позволяет на основании полученных кодовпроизвести формирование массива кодов, размещаемых в блоке памяти 10, иформировать рабочий код из входногодвоичного за один такт суммирования.2 з,п, ф-лы, 3 ил, Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано дляпреобразования цифровых величин ваналоговые.Цель изобретения - повышение бы, стродействия,На фиг.1 приведена функциональная, схема устройства цифроаналогового 10преобразования; на Фиг,2 - Функциональная схема блока памяти; на фиг.3 -функциональная схема блока управления,Устройство цифроаналогового преобразования (фиг,1) содержит основнойцифроаналоговый преобразователь 1(ЦАПо), вспомогательный цифроаналоговый преобразователь 2 (ЦАПв),блок 3 сравнения, блок 4 управления, первый и второй регистры 5и 6, первый, второй и третий цифровыекоммутаторы 7-9, блок 10 памяти, регистр 11 последовательного приближения (РПП), .арифметико-логическоеустройство 12 (АЛУ), регистр 13 сдвига, четвертый и пятый цифровые коммутаторы 14 и 15, входную шину 16, выходнуюшину 17. Блок 4 управления имеет тринадцать выходов 18-30 и первый и вто- ЗОрой входы 31 и 32. Блок 10 памяти (фиг,2) выполнен на первом, втором и третьем запоминающих устройствах 33-35 и элементе ИЛИ 36. Блок 4 управления выполнен 35 на тактовом генераторе 37, устройстве 38 памяти микрокоманд, регистре 39 микрокоманд , первом и втором счетчиках 40 и 41, блоке 42 элементов сравнения кодов, цифровом коммутаторе 43.40Устройство работает следующим образом,Основной цифроаналоговый преобразователь 1 данного устройства построен на основе избыточного измерительного кода, что позволяет исключить разрывы выходной характеристики и производить ее линеаризацию путем цифровой коррекции. Использование избыточного кода приводит к увелиЧению избыточности основного ЦАП, разрядность которого и больше разрядности и эквивалентного двоичного цифроаналогового преобразователя, Блок 3 сравнения осуществляет сравнение аналоговых сигналов А на выходе основного ЦАП 1 и А на выходе вспомогательного ЦАП 2, причем сигнал У на выходе блока 3 сравнения подчиняется следующему соотношению: 1, если А, а АО, еслиА,) АПредлагаемое устройство функционирует в двух режимах: режиме поверки и непосредственного цифроаналогового преобразования.В режиме поверки происходит сначала определение кодов реальных значений весов разрядов основного ЦАП 1, Причем, п его разрядов делятся на группу из ш старших (поверяемых) и (и-т) младших (точных) разрядов. Такой подход справедлив при формировании весов разрядов с одинаковой относительной погрешностью.Значение весов младших разрядов основного ЦАП 1 замеряются после изготовления устройства и их коды зано 3 1405сятся в область памяти первого запо -минающего устройства блока 10 памятив ячейки с номерами от А до АИ -тд-Определение кодов К реальных значений весов разрядов производится только из ш старших разрядов,Определение кодов старших разрядовпроисходит при формировании вспомо-гательным ЦАП 2 ступенчато нарастающей аналоговой величины А ., каждаят рступень которой соответствует весу1-го поверяемого разряда. Каждый аналоговый сигнал А; дважды уравновешивается по методу поразрядного кодирования компенсирующим сигналом А; основного ЦАП 1 - один раз с запретомвключения поверяемого разряда, второйраз - без запрета. По результатамдвух кодирований определяется код ре ального веса поверяемого разряда.Определение реальных весов осуществляется следующим образом. По сигналам блока 4 управления происходитобнуление первого регистра 5, обнуление участка первого запоминающегоустройства блока 10 управления с адресами А + до А+ запись исходного кода в регистр 13 сдвига, установка начального состояния регистра 3011 последовательного приближения,подключение выходов арифметико-логического устройства 12 через первыйцифровой коммутатор 7 к входам первого регистра 5. Сигнал на выходе 21блока 4 управления коммутирует выходыпервого регистра 5 на входы арифметико-логического устройства 12, выходырегистра 11 последовательного приближения на входы второго регистра 6 40и выходы 29 блока 4 управления - напервые адресные входы блока 10 памяти. На выходе вспомогательного ЦАП 2появится аналоговый сигнал А(Значение вспомогательного ана огового 45сигнала должно быть таким, чтобы припоразрядном уравновешивании его компенсирующим сигналом основного ЦАП 1произошло включение поверяемого(и-ш)-го разряда, т.е. Адолжен превышать реальный вес поверяемого разряда на 5-203. Далее припомощи блоков 1-6, 9, 11 производитсяаналого-цифровое преобразование сигнала А е(. Результат первого(и-ш)-го разряда, формируется в регистре 11 последовательного приближе 117 ния при поо блока 4 управления итретьего цифрового коммутатора 9. Одновременно с этим в первом регистре5 формируется двоичный код, код первого преобразования Ко(,) припомощи блоков 4, 5, 10, 9, 12 по формуле 1(р"-ф )=, а К;, =О где а 0,1 - разрядные козффициентыпервого кодированияКц ,Результат второго кодированияИКтакже формируется в регистре11 последовательного приближения, асоответствующий ему двоичный кодцК(в первом регистре 5 поформулеи-(1)где а ц ( О, 1 - разрядные козффициенты второго кодирова 1ния К, .Так как в выражении (1) коды К;равны нулю при д прр-ш, то кодК(, ) равен коду реального веса= К ( ,). По сигналу блока 4 управления этот код переписывается впервое запоминающее устройство блока10 памяти по адресу А +,+,Далее производится сдвиг регистра13 сдвига, в результате чего на выходе вспомогательного ЦАП 2 появитсяаналоговый сигнал для определения реального веса следующего поверяемогоразряда.Этот процесс аналогичен для всехпоследующих разрядов и заканчиваетсяпосле определения кодов реальных весов всех старших разрядов. Вычисленные коды записывают в область первогозапоминающего устройства с адресамиот А+ +до АЗатем происходит формирование кодовых комбинаций старших ш разрядоврабочего кода, соответствующих старшей ш-разрядной группе входного кода.формирование рабочих кодовых комбинаций происходит последовательно длявсех 2 комбинаций старших разрядоввходного двоичного кода от 0 до2 -1, при этом его младшие и-ш разрядов полагаются равными нулю,Блок 4 управления через первыйцифровой коммутатор 7 записывает впервый регистр 5 преобразуемую кодо 5 1405вую комбинацию К , Затем происходитпоследовательное сравнение содержимого первого регистра 5 с весами разрядов от (и)-го по (п-щ)-й, записанными в блок 10 памяти, При этом,если вес 1-го разряда меньше или равен содержимому первого регистра,то на втором выходе арифметико-логического устройства 12 появляется сигнал логической единицы и в регистр 13сдвига будет записана "1" а вес11-го разряда вычитается из содержимого первого регистра 5, В результатек концу такого преобразования в регистре 13 сдвига будут сформированыстаршие щ+1 разрядов К, рабочего кода, а в первом регистре 5 - двоичныйкод К , разности исходной кодовойкомбинации и суммы весов единичныхразрядов старшей группы разрядов, Полученные кодовые комбинации переписываются в блок 10 памяти, причем двоичный код остатка К записываетсяв первое запоминающее устройство, а 26старшие разряды рабочего кода К,во второе запоминающее устройство.Адресом записи служит исходная кодовая комбинация К , которая устанавли 3вается блоком 4 управления на первомадресном входе блока 10 памяти черезпятый цифровой коммутатор 15, Такимобразом заполняются все ячейки первого и второго запоминающих устройствс адресами от 0 до 2 - 1,35Кодовые комбинации К для младшихразрядов рабочего кода вычисляются наоснове измеренных весов младших разрядов основного ЦАП 1 и заносятся втретье запоминающее устройство наэтапе изготовления устройства. Третьезапоминающее устройство может бытьвыполнено на основе постоянного запоминающего устройства и содержит2 "(и-щ)-разрядных кодовых ком 45бинаций Кр,В режиме непосредственного преобразования устройство работает следующим образом. Входной и-разрядный двоичный код Кпоступает на вход 16 бОустройства. Старшие щ разрядов входного кода Кчерез пятый цифровойкоммутатор 15 поступают на адресныевходы первого и второго запоминающихустройств блока 10 памяти. На выходевторого запоминающего устройства 34появляются старшие с (и)-го по(и-ш)-й разряды рабочего кода,причем (и-щ)-разряд поступает на 117 6вход элемента ИЛИ 36, На выходе первого запоминающего устройства 33 появится код К , который при помощиЭ 1арифметико-логического устройства 12 суммируется с младшими (и-щ) разрядами входного двоичного кода, поступающими на вход арифметико-логического устройства 12 через четвертый цифровой коммутатор. Полученная сумма поступает на вход третьего запоминающего устройства блока 10 памяти, где преобразуется в код младших п-щ разрядов рабочего кода с 0-го по п-щ. Все разряды сформированного рабочего кода поступают на вход блока 10 памяти непосредственно с выходов второго запоминающего устройства и третьего запоминающего устройства, кроме (и-щ)-го разряда, который формируется путем логического сложения соответствующих разрядов второго запоминающего устройства и третьего запоминающего уст-. ройства на элементе ИЛИ 36. Рабочий код переписывается через второй цифровой коммутатор 8 во второй регистр 6 и поступает на вход основного ЦАП 1, в результате чего на выходной шине 17а устройства появится аналоговая величина, соответствующая входному двоичному коду К .Формула изобретения1. Устройство цифроаналогового преобразования, содержащее основной цифроаналоговый преобразователь, регистр сдвига, выходы которого подключены к соответствующим входам вспомогательного цифроаналогового преобразователя, выход которого подключен к первому входу блока сравнения, второй вход которого является выходной шиной устройства и соединен с выходом основного цифроаналогового преобразователя, входы которого подключены к соответствующим выходам второго регистра, управляющий вход которого подключен к первому выходу блока управления, с второго по седьмой выходы блока управления подключены соответственно к управляющим входам блока памяти, первого и второго цифровых коммутаторов, первым управляющим входам первого регистра, регистра последовательного приближения и регистра сдвига, восьмой выход блока управления подключен к вторым управляющимвходам регистра последовательногоприближения и регистра сдвига, а девятый выход - к управляющему входуарифметика-логического устройства,выходы которого подключены к соответствующим первым входам первого цифрового коммутатора, выходы которогоподключены к соответствующим информационным входам первого регистра, второй управляющий вход которого объединен с информационным входом регистрапоследовательного приближения и подключен к выходу третьего цифровогокоммутатора, а выходы подключены ксоответствующим первым информационнымвходам блока памяти, первые выходыкоторого подключены к соответствующимпервым входам второго цифрового коммутатора, второй выход арифметико-логического устройства подключен к первому информационному входу третьегоцифрового коммутатора, второй информационный вход которого является шиной сигнала логической единицы, третий информационный вход - шиной сигнала логического нуля, четвертый информационный вход подключен к выходублока сравнения, а первый и второйуправляющие входы - соответственнок десятому и одиннадцатому выходамблока управления, первый и второйвходы которого являются соответственно первой и второй управляющими шинами, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействияустройства, в него дополнительно введены четвертый и пятый цифровые коммутаторы, управляющие входы которыхобъединены с управляющим входом второго цифрового коммутатора, выходычетвертого цифрового коммутатора подключены к соответствующим информационным первым входам арифметико-логического устройства, вторые.информационные входы которого подключены к соответствующим вторым выходам блокапамяти, вторые информационные входыкоторого подключены к соответствующимвыходам регистра сдвига: информационный вход которого подключен к выходу третьего цифровогокоммутатора, апервые информационные входы блока памяти объединены с соответствующимипервыми информационными входами четвертого цифрового коммутатора, вторыеинформационные входы которого являются входами младших разрядов входнойшины, первые информационные входы пятого цифрового коммутатора являютсявходами старших разрядов входной шины, а вторые информационные входы 5объединены с соответствующими вторыми информационными входами первогоцифрового коммутатора и подключены ксоответствующим двенадцатым выходамблока управления, тринадцатый выход 1 п которого подключен к третьему управляющему входу первого регистра, приэтом выходы пятого цифрового коммутатора подключены к соответствующимпервым адресным входам блока памяти, 15 вторые адресные входы которого подключены к соответствующим выходамарифметико-логического устройства,а выходы регистра последовательнЬгоприближения подключены к соответству ющим вторым информационным входамвторого цифрового коммутатора, выходыкоторого подключены к соответствующиминформационным входам второго регистра.25 2, Устройство по и. 1, о т л и ч а"ю щ е е с я тем, что блок памяти выполнен на первом, втором и третьемзапоминающих устройствах, элементеИЛИ, первый вход которого подключен ЗО к первому выходу второго запоминающего устройства, второй вход - к первому выходу третьего запоминающего устройства, вторые выходы второго запоминающего устройства, выход элементаИЛИ и вторые выходы третьего запоминающего устройства являются первымивыходами блока памяти, адресные входытретьего запоминающего устройства являются вторыми адресными входами блока памяти, выходы первого запоминающего устройства являются вторыми выходами блока памяти, информационныевходы первого запоминающего устройства являются первыми информационнымивходами блока памяти, управляющийвход первого запоминающего устройстваобъединен с управляющим входом второго запоминающего устройства и является управляющим входом блока памяти,адресные входы первого запоминающегоустройства объединены с соответствующими адресными входами второго запоминающего устройства и являются первыми адресными входами блока памяти, 55информационные входы второго запоминающего устройства являются вторыми,информационными входами блока памяти.3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления9 14051 ыполнен на устройстве памяти микрооманд, регистре микрокоманд, первомвтором счетчиках, блоке элементов Сравнения кодов, цифровом коммутатое, тактовом генераторе, выход котоого подключен к входу записи региста микрокоманд, информационные входыпервого по двадцать шестой которого подключены к соответствующим выхо Оам устройства памяти микрокоманд, вход обнуления является вторым входом блока управления, выходы с первого по одиннадцатый - соответствующими выходами блока управления, двенадцатый выход - тринадцатым выходом блока управления, выходы с тринадцатого по пятнадцатый подключены соответственно к первому, второму и третьему управляющим входам первого счетчика, выхоы которого являются двенадцатыми выходами блока управления и подключены к соответствующим первым входам блока элементов сравнения кодов, вто 17 1 Орые входы которого объединены с соответствующими информационными входамипервого счетчика и подключены к соответствующим выходам второго счетчика,первый, второй и третий управляющиевходы которого подключены соответственно к выходам регистра микрокомандс шестнадцатого по восемнадцатый, выходы с девятнадцатого по двадцатьпервый которого подключены соответственно к адресным входам цифровогокоммутатора с первого по третий, информационные входы с первого по пятыйкоторого подключены к соответствующимвыходам блока элементов сравнения кодов, шестой информационный вход является первым входом блока управлениявыход подключен к первому адресномувходу устройства памяти микрокоманд,адресные входы с второго по шестойкоторого подключены соответственнок выходам регистра микрокоманд сдвадцать второго по двадцать шестой.1405117 оставитель В.Першиковехред А.Кравчук Корректор М.Максимишинец Редактор С.Патрушева 928 По нного комитета ССС Заказ 3110 56 сн Тира ВНИИПИ Государст по делам изоб 3035, Москва, Ж