Устройство для решения систем линейных алгебраических уравнений

(51) 4 С 06 Р 15 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ 41" Р Е ИЗОБРЕТЕН н;.,". . и НЯМ(1 т: ЕТЕЛЬСТ(71) Одесский технологический инстут холодильной промышленности(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ(57) Изобретение относится к цифрвой вычислительной технике и може о 82,1-.=2. Ек3; 1 с=1,2которого ие системытодом итер ческ уравнении в где 1 = 1,2, нт времени, для я расчет. Решени ий выполняется ме изв о дине3гМ ав- с ий, Е п. ф-лы, 6 С: ОПИ САНИ К АВТОРСКОМУ быть использовано при построении специализированных вычислительных систем для решения уравнений математической физики. Целью изобретения является увеличение быстродействия,Устройство содержит блок 1 управления, блоки 3,4 памяти, регистр 5,блок 6 ввода-вывода, блок 7 доступа,блок 8 буферной памяти,. входы и выходы устройства. Устройство обеспечивает решение систем линейных алгебраи10 1 г 20 25 30 35 40 45 50 55 1 136Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении специализированных вычислительных систем длярешения уравнений математической физики.Цель изобретения - увеличение быст.родействия устройства.Иа фиг.1 приведена схема устройства; на фиг.2 - схема блока обработки; на фиг.3 - схема блока буфернойпамяти; на фиг.4 - схема первого ивторого блоков памяти; на фиг.5 -схема блока доступа; на фиг.6 - схема блока управления.Устройство содержит блок 1 управления, блок 2 обработки, первый 3 ивторой 4 блоки памяти, регистр 5,блок 6 ввода-вывода, блок 7 доступа,блок 8 буферной памяти, информационные входы (выходы) 9, управляющиевходы (выходы) 10, входы 11 режимаблока управления, Блок 2 обработкиобразуют регистр 12 произведений,узел 13 проверки окончания интеграционного процесса, узел 14 анализа,арифметико-логический узел 15. Блок 8буферной памяти содержит первый 16и второй 17 сдвнгающие регистры 16и 17, коммутатор 18.и мультиплексор 19.Каждый из блоков 3 и 4 памяти выполнен на узлах 20 оперативной памяти(ППЗУ), элемент И 26 и узел 27 адресации,Устройство обеспечивает решениесистем линейных алгебраических уравнения (СЛАУ) видамаСц. . . .Е . Ь.,Р, + Р (1)где=.1,2,3;.Е = 1,2; и - моментвремени, для которого производитсярасчет.Блок обработки решает одно уравнение системы, для чего использует задаваемые значения коэффициентов Ь;и правых частей Р , а также значенияискомой функции 11;, получаемые в соседних блоках обработки. Решение системы уравнения выполняется методом итераций. При этом блок обработки использует на -й итерации значения 11; , определенные в -1)-м приближении, Таким образом, уравнение 7021 2(1) для вычисления 13, в 1-и приближении можно записатьмаис(2) Условие окончания итерационного процесса, обеспечивающего вычисление, следующее:(ц ) - (111-Е, (3) где- заданная точность результата.Устройство работает в следующих режимах: в режиме записи пословно последовательности коэффициентов Ь.и1 с правых частей Р СЛАУ в блоки памяти из магистрали (режим 1 ); в режиме считывания всех значений Ь ,Рь поразрядно из блоков памяти с одно-временной обработкой их всеми блоками обработки (режим 2); в режиме счи-, тывания значений 11; поразрядно из блоков обработки в блок памяти с одновременной проверкой условия окончания итерационного процесса (режим 3); в режим читывания значений Ц; пословно в магистраль (режим 4); в режим . попеременного считывания значенийпословно в магистраль и записи перерассчитанных значений Ь;,Р пословно из магистрали в блок памяти (режим 5). Каждому режиму соответствует микропрограмма, записанная в узле 25 ППЗУ блока 1 управления.В режиме 1 из магистрали на информационный вход 9-1 блока 8 поступает программно задаваемая последовательность значений Ь Р . Каждому значению соответствует. сигнал 11-2 "Обращение", который запускает определенную микропрограмму (Режим 1") блока 1 управления, согласно которой осуществляется накопление части массива на одном буферном регистре блока 8 и считывание разрядных столбцов в блок 3 памяти с другого, После приема очередного слова устройство устанавливается в ожидании следую-. щего сигнала "Обращение". Запись последнего данного массива сопровождается управляющим сигналом 11-3 "Конец обращения". Микропрограмма производит деформирование незаполненного буферного регистра блока 8 нулевыми значениями, считвание последних разрядных столбцов в блок 3 памяти автоматически переводит устройство35 3 13670 в режим 2. Далее соответствующая микропрограмма (режим 2) реализует поразрядное считывание значений коэффициентов, правых частей, узловых5 функций и их обработку в блоках 2. При этом на все БИС ОЗУ блоков 3 и 4 памяти из блока 7 доступа подаются сигналы выборки и последовательно перебираются адреса внутри БИС ОЗУ.Оче редные разрядные столбцы массивов при каждом считывании фиксируются на регистре 5 и в блоке 6 ввода-вывода, откуда поступают на соответствующие входы блоков 2 обработки. Закрепле ние значений ЬУ за определенными блоками обработки обеспечивается программно при формировании структуры последовательности записи этих данных из магистрали в блоки памяти, 20Все блоки 2 обработки работают параллельно. Когда микропрограмма режима 2 завершается (а это соответствует получению значений Ц на одной итерации), устройство переходит в ре жим 3, в котором происходит поразрядная перезапись всего массива значений Ов блок 4 памяти с одновременной проверкой условия сходимости. Если это условие не выполнено, реализу- ЗО ется возврат в режим 2, в противном случае - в режим 4 либо в режим 5. Последнее определяется исходным управляющим сигналом из магистрали 11-4 РежимВ режиме 4 по сигналу 11-5 "ЗапИрос организуется выдача в магистраль (выход 9-4) поочередно всех полученных значений О, . Последовательность считывания значений 11; всегда неиз менна. Каждому запросу соответствует одно значение. Считывание завершается дри сигнале 11-6 "Конец зацроса". Ортогональное преобразование разрядных столбцов в слова производится в блоке 8 буферной памяти, путем пред.т варителъного накопления на сдвигающих регистрах,.Режим 5 может быть использован при решении нестационарных, нелинейных задач.Управляющий сигнал 11-1 "Пуск" устанавливает блок 1 управления в исходное состояние (адрес ППЗУ "0") и производит сброс (очистку) всех операционных узлов.Арифметико-логический узел 15 обес. печивает получение функций суммирования парных произведений поразрядно. 21 4Значение этой функции на каждой итерации формируется на регистре 12 произведения и во время проверки условияокончания итерационного процесса блоком 13 проверки окончания итерационного процесса через узел 14 анализазаписывается поразрядно в блок 4 памяти, откуда также поразрядно посту"пает на входы определенных блоков 2обработки, на другие входы которых входе каждой итерации поразрядно поступают значения коэффициентов и свободных членов.Для управления блоком 3 памяти используются управляющие сигналы блокауправления: 10-14 "Считывание", 1015 "Запись разрядного столбца Ь;,Г, , н адресные сигналы, поступающие из блока 7 доступа; с первого выхода блока 7 поступает адрес однобитовой ячейки внутри БИС ОЗУ, с второго его выхода - адрес группы БИС ОЗУдля всего разрядного столбца. Для записи разрядного столбца из блока 8используется вход 9-3, а для считывания в блоки 2 обработки - выходы 9-5и 9-10,Дпя управления блоком 4 памяти используются сигналы 10-16 "Управлениезаписью", 10-17 "Управление считыванием", адрес однобитовой ячейки вБИС ОЗУ и сигналы выбора БИС ОЗУ дляразрядного столбца, поступающие стретьего выхода блока 7 доступа,Для записи разрядных столбцов значений 11;из блока обработки используется вход 9-6, для считывания в блок 8вход 9-2, для считывания в блок обработки - выход .9-7.В режиме записи Ь, Г последовательно по словам и параллельно по разрядам работает первый канал коммутатора 18.Последовательность слов записывается попеременно в сдвигающие регистры 16 и 17. Когда в одном регист"ре происходит накопление слов, в другом реализуется считывание одноименРных разрядов накопленного массива.По управляющему сигналу 10-1 длярегистра 16 (либо 10-3 для регистра 17) производится прием одного слова и сдвиг предыдущего вверх на всюдлину слова. После полного. заполнения регистра 16 (либо 17) по управляющемусигналу 10-2 (либо 10-4) начинается поразрядный сдвиг всех словвверх и считывание одноименных разрячто, с целью увеличения быстродействия, в него введены блок доступа,блок буферной памяти, второй блок памяти и регистр, причем с первого по шестой входы режимов блока управления подключены соответственно к входам запуска, признака обращения, признака конца обращения, режима, признака запроса и признака конца запроса устройства, выход режима с седьмого по (Ь+7)-й блока управления подключены соответственно к выходампризнака завершения итерационного процесса блоков обработки с первого по Ь-й, выходы с первого по седьмой блока управления подключены соответственно к управляющим входам с первого по седьмой блока буферной памяти, восьмой и девятый выходы блока управления подключены соответственно к первому и второму управляющим входам блока ввода-вывода, десятый выход блока управления подключен к входу записи регистра, с одиннадцатого по тринадцатый выходы блока управления подключены соответчтвенно к входам с первого по третий блока доступа, с четырнадцатого по семнадцатыйвыходы блока управления подключены соответственно к входу чтения первогоблока памяти, входу записи первогоблока памяти, к входу чтения второгоблока памяти, входу записи второгоблока памяти, выход регистра подключен к первым информационным входамвсех блоков обработки, первый информационный выход блока ввода-выводаподключен к вторым информационным вхо.дам всех блоков обработки, выходы с восемнадцатого по (Ь+18)-й блока управления подключены соответственно квходам кода операции блоков обработки с первого по Ь-й, информационныевыходы которых объединены и подключены к первому информационному входу блока ввода-вывода, первый выход блока доступа подключен к адресным вхо-дам первого и второго блоков памяти,5 136021 дов через первый канал комматутора 18 (либо второй канал для коммутатора 18) на информационный выход 9-3.В режимесчитывания значений 11,. последовательно по словам в магистраль в отличие от режима записи значений Ь, и Р работает второй канал коммутатора 18 и считывание производится на информационный выход 9-4.10Блок 6 ввода-вывода может быть реализован, например, в виде регистров для фиксации считываемого либо записываемого разрядного столбца в момент обращения к блоку 4 памяти. Для обес печения работы блока необходимы два управляющих сигнала: 10-8 - прием на регистр считываемого разрядного столб. ца, 10-9 - прием на регистр записываемого разрядного столбца. 20Блок 7 доступа реализует доступ к задаваемой ячейке запоминающего массива в соответствии со сдвиговым (последовательным) способом адресации.Адрес разрядного столбца образует ся следующим образом.По счетному управляющему сигналу 10-11 счетчик 24 последовательно увеличивает абсолютный адрес, младшие разряды которого поступают на адрес ные входы всех БИС ОЗУ блоков 3 и 4 памяти, образуя доступ к однобитовой (либо четырехбитовой) ячейке внутри модуля, а старшие дешифрируются в сигналы выбора необходимых модулей для всего разрядного столбца. В зависимости от режима,.в котором работает устройство (сигналы 10-12 и 10-13) открываются группы элементов И 22 и 23,Микропрограммы, соответствующие 40 пяти возможным режимам работы устройства, записаны в ППЗУ 25. Обращение к той либо иной микропрограмме обеспечивается узлом 27 адресации, работой которого управляют магистральные сиг налы 11-1 - 11-б, сигнал признака сходимости процесса решения, а также ряд сигналов состояния устройства с выхода ППЗУ 25.50 55 формула изобретения 1. Устройство для решения систем линейных алгебраических уравнений, содержащее Ь блоков обработки, где Ь - порядок системы линейных алгебра. ических уравнений, блок управления, блок ввода-вывода и первый блок памяти, отличающееся тем,второй и третий выходы блока доступа подключены соответственно к входамсинхронизации первого и второго бло,ков памяти, первый информационный выход блока буферной памяти и второй информационный выход блока ввода-вывода подключены соответственно к информационным входам первого и второго блоков памяти, выход первого блока памяти и первый выход второго блока памя 7 13670 ти подключены соответственно к информационному входу регистра и первому информационному входу блока буферной памяти, второй информационный выход которого подключен к выходу устройства, информационный вход которого подключен к второму. информационному входу блока буферной памяти, второй информационный выход второго блока 10 памяти подключен к второму информационному входу блока ввода-вывода. 2, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок буфер ной памяти содержит мультиплексор, коммутатор и два сдвигающих регистра, причем первый и второй информационные входы блока подключены соответственно к первому и второму информацион-. 20 ным входам мультиплексора, выход ко- . торого подключен к информационным входам первого и второго сдвигающих регистров, информационные. выходы кото рых подключены соответственно к пер вому и второму информационным входам коммутатора, первый и второй выходы которого подключены соответственно к первому и второму информационным выходам блока, управляющие входы с пер вого по седьмой блока подключены соответственно к входу записи первого сдвигающего регистра, входу сдвига первого сдвигающего. регистра, к входу записи второго сдвигающего регист ра, входу сдвига второго сдвигающего регистра, к управляющему входу мультиплексора, к первому и второму управляющим входам коммутатора.3 УстРОЙстВО по п 1 р 0 т л и 40 ч а ю щ е е с я тем, что блок доступа содержит счетчик, дешифратор, первую и вторую группы из а элементов И каждая, где а - степень блочности 21 8массивоВ значений коэффициентов ипрямых частей уравнений и значенийузловых функций, при этом первый входблока подключен к счетному входусчетчика, первый информационный выход которого подключен к первому выходу блока, второй информационный выход счетчика подключен к входу дешифратора, выходы с первого по а-й которого подключены соответственно к первым входам элементов И с первого поа-й первой и второй групп, выходы которых объединены и подключены соответственно к второму и третьему выходам блока, второй и третий входы которого подключены соответственно квторым входам элементов И первой ивторой групп.4, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок содержит узел адресации, узел постояннойпамяти и элемент И, причем с первогопо шестой входы режима блока подключены соответственно к информационнымвходам с первого по шестой узел адресации, с седьмого по (Ь+7)-й входырежима блока подключены соответственно в первому по Ь-й входам элементов И, выход которого подключен кпервому управляющему входу узла адресации, выход которого подключен кадресному входу узла постоянной памяти, выходы с первого по семнадцатыйкоторого подключены соответственно квыходам с первого по семнадцатый блока, выходы с восемнадцатого по(Ь+18)-й блока подключены соответственно к выходам с восемнадцатого по(Ь+19) и (Ь+20)-й выходы которогоподключены соответственно к второмуи третьему управляющим входам узла ададресации1367021 фиР. 6Составитель А.УшаковТехред А.Кравчук Корректор В. Редактор Л.Пчолин з 6840 Тираж 704 НИИПИ Государственного по делам изобретений и 13035, Москва, Ж, Р Подписнокомитета СССР крытииская наб,роектная,роизводственно-полиграфическое предприятие, г.Ужгород