Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ц 4 О 11 С 29/00 ОПИСАНИЕ ИЗОБРЕТЕНН АВТОРСНОМУ СВИДЕТЕЛЬСТВУ го Красх выашинов,тельство СССР1 С 29/00, 1983 УДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71), Киевский ордена Трудовоного Знамени завод злектронньчислительных и управляющих м(57); Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устроиств повышенной надежности.Цель изобретения - повышение быстродействия устройства. Устройство со.держит блоки памяти, служащие дляхранения данных и начальных адресовстраниц, блок управления, сумматордля преобразования адреса, счетчик,Формирующий адреса регенерации, дешифратор, регистры, мультиплексоры,блок кодирования, блок контроля. Вустройстве осуществляется исправление одиночной ошибки и обнаружениедвойной ошибки. Синхронный режимуправления обеспечивает высокоебыстродействие, т.к. при этом исключается запас времени, необходимый для перекрытия разброса параметров, присущего асинхронным схемам.12Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах,Цель изобретения - повьппение быстродействия устройства.На фиг. 1 изображена структурнаясхема запоминающего устройства; нафиг. 2 - схема селектора режимов;на фиг. 3 - схема дешифратора операций; на фиг. 4 - схема дешифраторарегистров.Устройство (Фиг. 1) содержит первый блок 1 памяти, блок 2 управления, второй блок 3 памяти, служащийдля хранения начальных адресов страниц, сумматор 4, счетчик 5, дешифратор 6, первый 7, второй 8, третий 9,четвертый 10 и пятый 11 регистры,первый 12, второй 13, третий 14,четвертый 15, пятый 16 и шестой 17мультиплексоры, блок 18 кодирования,блок 19 контроля, первый 20 и второй 21 формирователи сигналовБлок 2 управления состоит из селектора режимов, дешифратора операции и дешифратора регистров.Селектор режимов предназначен длявыбора одного из режимов: обращение,регенерация,Селектор режимов (фиг. 2) содержит кварцевый генератор 22 импульсов, триггеры 23 и 24, счетчик 25,элемент И-НЕ 26, элементы И 27-29,регистр 30, одновибратор 31, элементИ-НЕ 32, элемент НЕ 33, регистр 34,элементы И 35, элемент НЕ 36, элемент И 37, элемент НЕ 38 и элементИЛИ 39.Дешифратор операций (фиг. 3) содержит элемент И-НЕ 40, элемент ИЛИ41, элемент И 42, элемент ИЛИ-НЕ 43,элемент И-НЕ 44, элементы НЕ 45-47,элементы И 48 и 49, элементы И-НЕ50 и 51, элемент И 52 и элементИЛИ-НЕ 53,Дешифратор регистров (Фиг. 4) содержит элемент ИЛИ 54, элемент И-НЕ55, дешифратор 56, элемент НЕ 57,элементы ИПИ 58 и 59, элемент И-НЕ60 и элемент НЕ 61,Запоминающее устройство работаетследующим образом.На входы устройства поступаютуправляющие сигналы "Запрос", "Запись", "Операция", "Байт" и 17 разрядов адреса. На выходах блока 2выбирается один из режимов: обращенщ. к памяти, обращение к регистрам,регенерация,49594 2Назначение управляющих сигналови выполняемые операции описаны втабл. 1Пример использования логическихадресов описан в табл, 2,Семнадцатиразрядный логическийадрес, принятый на входе устройства,преобразуется в 21 -разрядный физический адрес следующим образом.В блок 3 предварительно записываются начальные адреса страниц памяти.При обращении к памяти пять старших разрядов логического адреса передаются через мультиплексор .17 и15используются для выбора одного изрегистров блока 3. Из этого регистрасчитывается начальный адрес страницы памяти. Младшие 12 разрядов логического,адреса используются дляопределения смещения внутри страницы,Физический адрес формируется насумматоре 4 сложением начальногоадреса и смещения и запоминается нарегистре 11. Старшие 5 разрядов физического адреса и управляющие сигналы запоминаются на регистре 8..Старшие разряды адреса служат длявыбора модуля памяти блока 1 на дешифраторе 6 и выбора линейки микросхем внутри модуля,Младшие семнадцать разрядов мультиплексируются на блоке 15, которыйФормирует две посылки: адрес строкии адрес столбца.При операции "Запись в памятьвданные запоминаются на регистре 9 ипередаются через мультиплексор 14.Блок 18 формирует контрольныеразряды по коду Хэмминга.Блок 2 формирует строб адресастроки, строб адреса столбца, разрешение записи, сигнал "Ответкоторый выдается на выход устройства.При операции "Чтение памяти" адреси управляющие сигналы для блокапамяти формируются также, как призаписи.50Информация считывается из блока1 памяти и фиксируется на регистре7 и в блоке 19,Блок 19 контроля проверяет правильность считанного кода. При отсутствии ошибки данные с регистра 7через коммутатор 12 поступают на выходы устройства,49594 4обеспечения тестового контроля контрольных разрядов блока 1, а такжеимитации ошибок и проверки блока 19.Разряды 2-7 регистра 10 служатдля приема контрольных разрядов,считанных из памяти, или старшихразрядов адреса при двойной ошибке,с целью локализации обнаруженной неисправности, а также для приема 10 произвольных контрольных разрядов синформационного входа устройства.Мультиплексор 13 передает адресили данные на регистр 10 (в зависимости от кода первого разряда регист 15 ра 10 ). Формирователь 21 выполняетпередачу произвольных контрольныхразрядов с регистра 10 в блок 1,При операции обращения к регистрамна шестом триггере регистра 30 блока2 формируется признак режима обращения к регистрам. Дешифратор адреса56 выполняет выбор регистра.При чтении из регистра 11 его данные поступают на выход устройства,Регистр 11 служит для тестового контроля формирования физического адреса. При чтении из регистра О егоданные поступают на выход устройства через мультиплексор 12. При обращении к блоку 3 памяти мультиплексор 17 передает младшие пять разрядов адреса на входы блока 3. При операции запись с элементов ИЛИ 58 и59 блока 2 поступают сигналы записисоответственно в младшее или старшее 35слово блока 3, а с формирователя 20поступают данные.При операции чтения данные с выхода блока 3 поступают через мультиплексор 16 на выход устройства. Мультиплексор 16 выполняет выдачу младшего или старшего (в зависимости отмладшего разряда адреСа) слова,считанного из блока 3 на выход устройства. Сигналы Выполняемаяоперация"Запись" "Операция" "Байт" 0 1 ЧтениеЗапись слова 0 3 12При одиночной ошибке сигнал "Одиночная ошибка" выдается в блок 2 управления на элемент И 60, который формирует сигнал "Разрешение коррекции", который включает выходы блока 19. Элемент НЕ 61 блока 2 выключает выходы регистра 7. Скорректированные данные с выхода блока 19 через коммутатор 12 поступают на выходы устройства.При двойной ошибке в блоке 19 формируется сигнал "Двойная ошибка" и выдается на выход устройства.При операции "Запись байта" выполняется чтение слова по заданному адресу, затем с регистра 9 принимается один байт данных на коммутатор 14, а с регистра 7 - другой байт.Блок 18 формирует контрольные разряды. Таким образом, данные и контрольные разряды поступают в блок 1 памяти. При этом выполняется запись одного байта и регенерация другого. Запрос регенерации формируется в блоке 2 с помощью счетчика 25, триггера 24 и элемента И 26.Признак режима регенерации в бло. ке 2 формируется с помощью элемента И 27 на третьем триггере регистра 30, после чего взводится первый триг гер регистра 30 и запускается одно- вибратор 31, который формирует строб- адреса регенерации. Текущий адрес регенерации формируется на счетчике 5 и передается через мультиплексор 15 в блок 1 памяти.Наращивание адреса регенерации выполняется по заднему фронту строба адреса регенерации. Регистр 10 обеспечивает выполнение диагностических операций, Нулевой разряд регистра 10 отменяет коррекцию одиночных ошибок с целью обеспечения тесто вого контроля информационных разрядов блока 1.Первый разряд регистра 10 отменяет формирование правильных контрольных разрядов и разрешает запись произвольно заданных контрольных разрядов из регистра 10 в блок 1 с целью Ф При чтении регистров один из блоков 11, 16 и 12 ( в зависимости от выбранного регистра) выводится из третьего состояния.Таблица"Запись" "Операция" "Байт" Запись 0 байта Запись 1 байта Т а б л и ц а 2 Адреса Назначение 0-367777 Память 370000-370077 Регистры блока 3 370100, 3701037002 Регистр 11 Регистр 1 О Формула изобретения Запоминающее устройство, содержащее первый блок памяти, первый и второй регистры, первый и второй мультиплексоры, дешифратор, блок кодирования, блок контроля и блок управления, причем выход первого блока памяти соединен с первым входом первого регистра, второй вход которого и первый вход первого мультиплексора соединены с одними из выходов блока управления, первый выход первого регистра подключен к второму входу первого мультиплексора, выход которого является первым выходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены регистры с третьего по пятый, мультиплексоры с третьего по шестой, второй блок памяти, сумматор, счетчик, первый и второй формирователи сигналов, причем другие выходы блока управления соединены соответствен но с первыми входами мультиплексоров с третьего пошестой, регистров с, второго по пятый, блоков памяти, блока контрбля и счетчика и являются вторым выходом устройства, первые входы блока кодирования, второго формирователя сигналов и второгомультиплексора соединены с первымвыходом четвертого регистра, первый 35вход блока управления и второй входвторого регистра являются управляющим входом устройства, информационными входами которого являются вторые входы третьего и четвертого регистров, адресным входом - вторыевходы блока управления и шестогомультиплексора и первый вход сумматора, третий вход блока управления 45соединен с первым выходом второгорегистра, вторым выходом четвертогорегистра и первым выходом блокаконтроля, выход шестого мультиплекесора соединен с адресным входом второго блока памяти, информационный 50вход которого соединен с выходомпервого формирователя сигналов,вход которого соединен с выходомтретьего мультиплексора, вторымивходами блока кодирования и первогоблока памяти, третий вход которогосоединен с выходом дешифратора, входкоторого соединен с вторым выходомвторого регистра, третий вход которо 1249594го соединен с выходом сумматора, вторымн входами пятого регистра, второгои четвертого мультиплексоров, третийвход четвертого мультиплексора соединен с выходом счетчика, а выход - счетвертым входом первого блока памяти, пятый вход которого соединен свыходами блока кодирования и второго формирователя сигналов, второйвход которого соединен с третьим выходом четвертого регистра и вторымвходом первого мультиплексора, выход первого регистра подключен к вто.рому входу третьегомультиплексораи вторым входу и выходу блока кон% троля, выходы пятых регистра и мультиплексора соединены с первым выходом устройства, третьим выходом которого является первый выход блока контроля, выход второго блока памяти соединен с вторыми входами сумматора и пятого мультиплексора, выход третьего регистра соединен с третьим вхо дом третьего мультиплексора, выходвторого мультиплексора подключен к третьему входу четвертого регистра, третий выход второго регистра соеди-, нен с шестым входом блока памяти,вто, рой выход первого регистра - с тре, -тьим входом второго мультиплексора.1249594(7 Л Составитель В. РудаковТехред О,Гортвай Коррект Самборская Редактор ерба Подпимитета СССР Тираж 543 ВНИИПИ Государственного по делам изобретений 13035, Москва, Ж, Р/5 ская на оиз твенно-полиграфическое предприятие, г. Ужгород, ул. Проектная,