Устройство для определения интервалов стационарности дискретного случайного процесса

1198540 та задержки, первым входом элементаИ-НЕ и входом синхронизации триггера, выход которого подключен к второму входу элемента ИСКЛЮЧАВЮ 1 ЕЕ ИЛИ,выход которого соединен с вторым .входом элемента И-НЕ, выход которогоподключен к первому входу элементазапрета, второй вход которого через Изобретение относится к специализированным средствам вычислительнойтехники и может быть использовано,для решения в реальном масштабе времени задач диагностического контроля 5и управления различными технологическими процессами,Целью изобретения явлется повышение точности,На фиг. 1 изображена блок-схема1 Опредлагаемого устройства; нафиг. 2, 3 и 4 - примеры выполненияблока памяти, второго блока суммирования и блока определения длинысерий соответственно. 15 Устройство для определения интервалов стационарности дискретногослучайного процесса содержит(фиг, 1) блокпамяти, блок 2 сравнення, блок 3 определения длины серий, счетчик 4, блок 5 постояннойпамяти, первый 6 и второй 7 сумматоры, блок 8 сравнения, регистр 9,блок 10 масштабирования, распределитель 11 импульсов, элемент 12 задержки, вход 13 синхронизации устройства,информационный вход 14 устройства,первый 15 и второй 16 выходы распределителя 11 импульсов, информацион, 30ный 17 и гасящий 18 выходы блока 3определения длины серий, информационный выход 19 блока 1 памяти, выход20 блока 2 сравнения, первый 21 ивторой 22 информационные выходыустройства,Блок 1 памяти (фиг. 2) можетбыть выполнен, например, в видеэлемента 23 памяти, счетчика 24 помодулю М, где М - обьем скользящей Фовыборки, элемента ИЛИ 25, элемента26 эадержки,второй элемент задержки соединен свыходом формирователя импульсов,вход которого подключен к выходусчетчика, счетный вход которого соединен с выходом первого элемента за-.держки и подключен к второмувыходу блока определения длины серий. 1Сумматор (фиг. 3) может быть выполнен, например, в виде накапливающего сумматора 27, коммутатора 28,первого элемента 29 задержки, синхронного триггера 30, элемента И 31,второго элемента 32 задержки и источника 33 единичной логической константы,Блок определения длины серий(фиг, 4) может быть выполнен, например, в виде синхронного триггера 34,элемента 35 ИСКЛЮЧАОЦЕЕ ИЛИ, элемента И-НЕ 36, одновибратора 37, элемен.та 38 задержки, счетчика 39 формирователя 40 импульсов, элемента 41 задержки и элемента 42 запрета.Устройство для определения интервалов стационарности дискретного случайного процесса работает следующимобразом,Последовательность двоичио-кодированных сигналов (слов), характеризующих в соответствующие -е моментывремени состояние дискретного случай"ного процесса х, Т, где Т - шагдискретизации, с информационноговхода 14 устройства поступает навход блока 1 памяти и одновременно,на первый информационный вход второго сумматора 7. По сигналу "1", вырабатываемому распределителем 11 насвоем втором выходе 16 на каждыйпоступающий на его управляющийвход 13) синхросигнал, производитсязапись соответствующего информационного двоично-кодированного словах, Т 1 в блок 1 памяти (фиг. 2).Одновременно посредством этого жесигнала "1", выставляемого блоком11 на второй управляющий вход 16второго сумматора 7 (т.е, на первыйадресный вход коммутатора 28), произО 25 3 1198водится суммирование поступившегодвоично-кодированного числа хх , Тсо значением второго слагаемого,хранимого в накапливающем сумматоре27 (фиг, 3) и равного суммем-2 х (3.-.1 ) Т1 о иредьдущих М 1 наблюдений, где М - обьем скользящей выборки, В результате на выходе сумматора 7 выставляется значение скользящей суммы М последних.набдюдений случайногом-процесса 8;.Е х (1-1)Т, которое1 озадержанным посредством элемента 12 сигнапом "1" с второго выхода 16 распределителя 11 записывается в регистр 9 В этом случае блок 10 20 масштабирования, осуществляя нормамчлнзацню числа 8; = Л- х (-3)Т, вы о.ставляет на второй информационный выход 22 устройства и связанный с ним второй информационный вход блока 2 сравнения двоично-кодированное значение хдля последних М за-. регистрированных отсчетов исследуемого случайного процесса30 В итоге в .еченне всей последую- З 5щей фазы текущего вычислительногопроцесса на втором информационномвходе блока 2 сравнения блоком 10поддерживается двоично-кодированноезначение х , между тем как накапли - 40с,фвающий сумматор .27 (фиг, 3) сумматора 7 к началу этой фазывычислительного процесса обнулен с помощьюзадержанного посредством элемента29 сигнапа "1" с второго выхода 16 45распределителя 11, Кроме того, этот же сигнал с выхода 16 распределителя11 каждый раз обеспечивает установку триггера 30 сумматора 7 в нулевое состояние, 50В течение следующей завершающей фазы вычислительного процессафаэы подсчета суммы квадратов длин серий - распределитель 11 вырабатыва"ет (генерирует) на первом своем вы ходе 15 цуг из М тактовых импульсов, поступающих на первый управляющийвход 15 блока 1 памяти и управляющий 540 4вход блока 3 определения длины серий,Под воздействием каждого из М тактовых импульсов счетчик 24 по модулюМ блока 1 памяти (фиг. 2), последовательно изменяя свои показания,обеспечивает выборку из элемента 23памяти последовательности М двоичнокодированных отсчетов х (-3)Т,0( 1 б (М) исследуемого случайногопроцесса. При этом выборка двоичнокодированных слов производится встрого определенном порядке убыванияу адреса этих слов значения номераот (М) до О, Такая строгая вре- -менная упорядоченность обеспечиваетсяблагодаря тому, что при поступЛенииочередного двоично-кодированного слова х, Т, 1 = О, оно под воздечст"вием сигнала с второго выхода 16распределителя 11 записывается в туячейку элемента 23 памяти, в которойбыло записано предшествующее на Мшагов дискретизации значение х (М)Тисследуемого случайного процесса,Тогда под в,эдействием первого из М тактовых импульсов, выработанных на первом выходе 15 распределителя 11, показания адресного счетчика увеличньаются на единицу и на выходе 9 элемента 23 памяти выставляется знач.ние отсчета х (т-И+1)Т 1.Выставленное значение отсчета случайного процесса поступает на первый вход блока 2 сравнения, который осу ществляет его сопоставление с постоянно присутствующим на втором входе блока 2 значением хопределеннымрсогласно соотношению (1)Одновременно значение х(.-+1)Т поступает на второй информационный вход второго сумматора. Однако данное значение не передается в накапливающий сумматор 27 сумматора 7, поскольку триггером 30, установленным в нулевое состояние, блокируется пропускание первого тактового импульса "1" с выхода 15 распределителя 11 на выход элемента И 31 сумматора 7 (фиг, 3). При этом триггер 30 по заднему фронту первого тактового импульса "1" т,е, при переходе этого сигнала из состоянияИ И Ф1 в О устанавливается в состоя-. ние "1",в котором он находится вплоть до окончания текущего вычислительного процесса,Таким образом, в результате переключения триггера 30 в единичное со(3)1198 стояние все последующие (11-1) тактовые импульсы с выхода 15 распределителя 11 транслируются элементом И 31 сумматора 7 на адресный вход коммутатора 28. Тем самым обеспечивается по мере выборки из блока 1 памяти всех последующих (М) отсчетов х (1-)тД, ОФ(и), вс последовательное суммирование накапливающим сумматором 27 сумматора 7. В ито О ге по окончании выработки распределителем 11 указанного цуга из М тактовых импульсов, т.е. по окончании текущего вычислительного процесса, накапливающим сумматором 27 сумматора 15 7 подсчитывается сумма значений(М) последних отсчетов случайного процесса которая будет храниться в накапливающем сумматоре вплоть до началаследующего (х+1)-го цикла определения интервалов стационарности дискретного случайного процесса поскользящей выборке,Одновременно вырабатываемые на З 0выходе 5 распределителя 11 тактовыеимпульсы поступают на управляющийвход, блока 3 определения длинысерий. Тем самым в такт с подачей свыхода блока 1 памяти на первый 35информационный вход блока 2 сравнения последовательности х (з)Тзарегистрированных (О бс 1-) отсчетов производится сопоставлениекаждого из них со значениемх . Соответственно на информаср,ционный вход 20 блока 3 поступаетсигнал "1" при х И)Т ) х исигнал. "О" при х(-3)Т с х .Указанный сигнал с выхода блока 245сравнения поступает на информационный вход синхронного триггера 34блока 3 и одновременно на один извходов элемента 35 ИСКЛЮЧАЮЩЕЕ ИЛИ,Элемент 35 производит сопоставление 50поступившего с выхода блока 2 логического сигнала с предыдущим результатом сравнения, выставленнымна его другом входе с выхода триггера 34, В результате на вход элемента 55И-НЕ 36 поступает сигнал "О", когдарезультат текущего сопоставлениязначения отсчета х (-)Т с медианным значением х, относится к тойфриже категории, что и выставленный навыходе триггера 34 результат сопоставления с х,р, предыдущего отсчетах (-3-1)Т .Иными словами, если серияпродолжается то в этом случае навыходе 17 блока 3 гасящий импульсне вырабатывается. Благодаря этомусоответствующий тактовый импульс суправляющего входа 15, транслируясьблоком 3 через элемент 38 задержкина информационный выход 17, увеличивает показания счетчика 4 на единицу, При этом такой процесс после- .довательного увеличения показанийсчетчика 4, т.е, подсчет длины отекущей серии, продолжается до техпор, пока от блока 2 сравнения наинформационный вход 20 блока 3 непоступит сигнал иной категории исоответственно элементом 35 ИСКШОЧАЮЩЕЕ ИЛИ не будет сформирован сигнал "1", В этом случае блок 3 сформирует на своем гасящем выходе 18импульс "0 . По переднему фронту этого импульса поступающего на управляющий вход (синхровход) сумматора6, в последнем производится накапливающее суммирование цифрового кода,выставленного на его информационныйвход блоком 5 постоянной памяти,Таким образом, при каждой фиксации окончания текущей серии накапливаемый сумматором 6 цифровой кодсоответствует квадрату длины сериичисла о , выставленного счетчиком 41на адресные входы блока 5 постояннойпамяти,По окончании -го текущего вычислительного процесса в сумматоре 6в соответствии с используемой критерием Рамачандрана - Ранганатана статистикой Н для суммы квадратов длинсерий накапливается цифровой код,равный величине где и- число серий длины сПри этом корректный подсчет статистики И в каждом -м вычислительном цикле обеспечивается также тем,что с момента начала регистрациираспределитель 11 разрешает работу(снимает запрет ) лишь с поступлением М-го отсчета исследуемого дискретного случайного процесса х., Т 1,7 1 Связь распределителя 11 с блоком 3 может быть реализована путем подачи от распределителя 1 иа. третийне показан вход элемента И-НЕ 36 блокирующего уровня "О" в течение приема (с момента начала регистрации) первых (М) отсчетов процессаГехор Т, С помощью этого.же изначальио блокирующего уровня "О" может быть обеспечена начальная уста новка счетчика 39 по модулю М блока 3 в отсчетное нулевое состояние. Тогда каждый раз по окончании скользящего цикла определения интервалов стационарности хр Тпо скользящей выборке сигнал переполнения с выхода счетчика 39 по модулю М запускает по синхровходу формирователь 40 импульсов, Импульс "1", задержанный элементом 41 на время, необходимое для приема счетчиком 4 последнего информационного сигнала с выхода 17, поступает на вход ЗАПРЕТ элемента 42. В результате иа гасящем выходе 18 блока 3 каждый раз формируется дополнительный из- пульс "О". По переднему фронту имН Ипульса О и производится в сумматоре 6 накопление цифрового кода блока 5 постоянной памяти, завершающее (в рассматриваемой ситуации ) подсчет по соотношению (3) статистики И в текущем -м цикле определения ийтервалов стационарности процессаее,хор Тпо скользящей выборке,Накопленное в сумматоре 6 значение статистики Н; сравнивается в 198540 8блоке 8 с заданным критическим значением Н для суммы квадратов длинсерий. При этом, если Н;Ир топри уровне значимости К = Р(И11 ц1 5 для используемого критерия Рамачандра.иа - Ранганатана на испытуемом объеме М скользящей выборки (М - четное число) делается вывод о нестационарности контролируемого дискрет- О ного случайного процесса на исследованном интервале его реапиэаций,В этом случае блок 8 выдает напервый информационный выход 2устройства соответствующий сиг нал. На этом вычислительный цикл попроверке стационарности контролируемого случайного процесса иа текущем 200 интервале его реализации завершается.Нри этом одновреенио с выработкой(по очередному синхросигналу на входе 3) распределителем 11 импульса"1" на своем втором выходе б для 25 приема следующего отсчета кочтролируемого процесса ае, Т посредствомэтого же импульса 1" производитсяобнуление сумматора, Тем самим, порассмотренной алгоритмической схеме 30 начинается новый (+1)-й вычислительный цикл по проверке стационарностиконтролируемого дискретного случайного процесса на скользящем интервалеего реализации, для которого предлагаемым устройством уже подготовленоСоставитель И. Техред 3 .Палий ин Корректор актор И, Рыбче акаэ 7723/4 т я лиял 11 ПП "Патент", г, Ужгород, ул, Проектная, 4 9 Тираж 709 ВНИИПИ Государственного кпо делам иэобретений и 13035, Москва, Ж, Раушс Подписноета СССРытийаб., д. 4