Устройство для сложения последовательности чисел с плавающей запятой

, 11 251 СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51)4 0 06 Р 7/ БР ОРСКОМУ СВИ ЬСТВУ,И.Луцасыпки й,СССР979.ССР975. ельст 7/50, ьство 7/50,и вход дом регис товый вхо товыми вх порядка, переноса орядка, к пе ходов первог оответственно 1 оя,1 Р ,/(и ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ(54)(57) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯПОСЛЕДОВАТЕЛЬНОСТИ ЧИСЕЛ С ПЛАВАЮЩЕЙЗАПЯТОЙ, содержащее щ блоков суммирования, каждый из которых содержитрегистры порядка и мантиссы, триггер переноса, сумматоры порядка имантиссы, элемент ИЛИ, регистрмладшего разряда и три группы эле -ментов И, причем в каждом блоке суммирования выходы регистра порядкасоединены с входами первой группысумматора порядка и с сответствующими входами элемента ИЛИ, выходырегистра младшего разряда соединеныс первыми входами элементов И первой группы, выходы младших и стар"ших разрядов регистра мантисс соединены соответственно с первыми входами элементов И второй и третьейгрупп, выходы элементов И второйгруппы соединены с соответствующимивходами первой группы сумматорамантисс, выход суммы сумматора мантисс соединен с информационным вхора младшего разряда, таккоторого соединен с такдами регистров мантиссы и актовым входом триггера тактовым входом устр " т ва, выход регистра порядка М -гоблока суммирования соединен с информационным входом регистра порядкаи - 1, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппара-турных затрат, оно содержит блокуправления, содержащий регистр управления, первый, второй, третий регистры порядка, первый, второй элементы И, триггер управления, регистр мантиссы, схему сравнения,первый; второй сумматоры, первый,второй узлы памяти, сдвигатель, группу элементов И, первый, второй,третий и четвертый коммутаторы,причем выходы первого регистра порядка, за исключением выхода знако- Двого разряда, а также выходы разрядов второго регистра порядка, с вто-рого по (1 о 8, 1. 1 , /(и - 1)+ 1)-и фффффгде Р- максимальный порядок числа, и -разрядность мантиссы, соединены Ясоответственно с первой и второй груп- Щлами входов схемы сравнения, выходы ырегистра управления, выходы знако- рвых разрядов первого и второго регистров порядка, выходы схемы сравнения, соединены соответственно с адресными входами первого узла памяти,выходы (1 о 82 Рмакс/(и - 1)1 + 1) старших разрядов второго регистра порядкасоединены соответственно с информами первого регистраой и второй группамсумматора подключеныпрямые выходы1 3 + 1) старших ра11825рядов второго регистра порядка и иньерсные выходы первого регистра порядка, выход гтервого сумматора соединен с первым информационным входом перво. го коммутатора и с первым входом второго сумматора, второй вход которого соединен с входом кода Р,и (1) где Р 1 Е) - минимальный порядок числа, второй информационный и управляющий входы первого коммутатора соединены соответственно с выходом третьего регистра порядка и прямым выходом триггера управления, выход первого коммутатора соединен с адресным входом второго узла памяти, первый выход которого соединен с первым входом первого элемента И, второй ВХОД КОТОРОГО СОЕДИНЕН С ИКВЕРСНЬтМ выходом триггера управления, выход первого элемента И подключен к первому упряв 11 яющему входу второго коммутатора, второй управляющий вход которого соединен с выходом второго разряда регистра управления, выход второго коммутатора подключен к тактовому в;- ду первого регистра порядка, выход регистра мантиссы соединен с 1111 формацг 10 нньм входом сдви 1 ателяЗЫХОД КОТОРОГО СОЕДИНЕН С ПЕРВ 1 т 1 МИ входами элементов И группы, упрявляюЩ 1 тй ВХ,Д СДВИГатЕЛЯ СОСДИНЕК С ВЫХО 1 О 1 т 1. , шот т,п - 1)1 младших разрядов Б 1 Ор 01 О регистра пор 51 дков перцьгй 1, второй и тоетий выходы первого у ля памяти соединены соответст- ВЕ 11 НО С УПРЯВЛЯЮЩИМ ВХОДОМ тРЕтьЕГОкоммутатора, первым и вторым управляющими входами четвертого коммутаТорЯр ЧЕТВЕрТЬГй БЬтХОД т 1 СрВОГО уЗЛЯ някчти соединен с информационным входом триггера управления первым входом второго элемента И и с вторыми входами элементов Р группы первьгй и гторой информационные входы ТРЕТЬЕГО КОММУТЯТОРЯ СОЕДтп 1 НЕНЬ 1 СООТветствен 11 о с выходом второго сумма" тора и входом Р ) устройства, выход первого элемента И соединентактовыми в:;одами второго регисг-. ря порядка и регистра мантиссы, выХод 1 тт )РО. О ттэ 1 та 11 ат 111 ТИ СОЕДтткЕт; ИкфОР 1 тапион.1 ЫИ ВХОДОМ ТРЕТЬЕГО РЕ" гистра порядка, первый и второй ин- фОРМаЦИОННЬтЕ ВХОДЫ ЧЕтВЕРтОГО КОММУТЯТОРЯ СОЕДИНЕНЫ СООТВЕтСтВЕННО С входами копов 100" и "000" устройтв; первый разряд третьего инфор" МЯ 11 ИО 11 НОГО ВХОДа ЧЕтВЕРтОГО КОММУ- тятттря соединен с входом логического 12нуля устройства, второй и третий разряды третьего информационного входа соединены соответственно с двумя младшими выходами второго узла памяти, тактовые входы триг 1 ера управления, регистра управления и третьего регистра порядка соединены с инфор,мационным входом второго коммутатора и вторым входом второго элемента И, информационные входы регистра управления, второго регистра порядка, регистра мантиссы, триггера управления и второго коммутатора блока управления соединены соответственно с входами управления, порядка, мантиссы, готовности и тактовым ВХОДОМ УСтРОйСтВа, ПРИЧЕМ Каткцтьй .блок суммирования содерж 1 г 1 регистр кода операции, четвертую и пятую группы элементов И, группу элементов ИЛИ, элемент НЕ, элемент И, причем вьгход первого разряда регистра кода операции соединен с перьым входом элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход эт 1 ементя И соединен с вторым входом сумматора порядка, с первыми входами зпеме 11 то 11 И четвертой группы и через элемент НЕ с вторыми входами элементов И ьторой и третьей групп, выходы регистра мантиссы соединекь. с вторыми входами .соответствующих элементов И четвертой группы выходы элементов И первой группы соединены с соответствующитя входами второй группы сумматора мантисс, вход переноса которого соединен с вьгходом триггера переноса, выходы второго и треть. его разрядов регистра кода операции соединены соответственно с первыми ВХОдаМИ 1 Ь СтарШИХ И тя МладШИХ ЭЛЕ- ментов И пятой группы, вторые вхо- ДЫ КОТОтРЬ 1 Х СОЕДИНЕ 11 Ы С СООтВЕтСтВУЮщчми выходами регистра младшего разр, т выходы элементов И четвертой и 11 ятой групп соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ группы, третьи входы Р старших из которых соединены с выходами старшего элемента И третьей группы, выходы младших элементов И которой соединены с третьими входами соответствующих младших элементов ИЛИ группы, тактовый вход регистра кода операции соединен с тактовым входом регистра порядка, вьгход рет истра кода опера11 пЯи и выходы элементов ИЛИ группы, выход переноса сумматора мантисс .-го блока суммирования соединены соответственно с информационными входами регистра кода операции и регистра мантисс, информационным входом триггера переноса (+ 1)-го 82512блока суммирования, выходы третьего и четвертого коммутаторов и выход группы элементов И блока управления соединены соответственно с информационными входами регистра порядка, регистра кода операции и регистра мантиссы первого блока суммирования.1Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных систем в качестве высокопроизводительного бло ка, обеспечивающего заданную точность сложения последовательности чисел с плавающей запятой.Целью изобретения является сокращение аппаратурных затрат.На чертеже представлена схема устройства для сложения последовательности чисел с плавающей запятой.Устройство содержит тактовый вход 1, блок 2 управления, блоки 3 суммирования.Блок 3 суммирования содержит регистр 4 порядка, элемент ИЛИ 5, сумматор 6 порядка, элемент И 7, регистр 8 кода операции, группу 9 элементов И, регистр 10 мантиссы, группы 11 и 12 элементов И, элемент НЕ 13, группу 14 элементов И, регистр 15 младшего разряда, группу 16 элементов И, сумматор 17 мантисс, триггер 18 переноса, группу 19 элементов ИЛИ.Блок 2 управления содержит ре- гистр 20 управления, регистры 21 и 22 йорядка, схему 23 сравнения, узел .24 памяти, сумматор 25, коммутатор 30 26, сумматор 27, регистр 28 порядка, триггер 29 управления, узел 30 памяти, элемент И 3 1, коммутатор 32, ре-. гистр 33 мантиссы, сдвигатель 34, группу 35 элементов И, элемент И 36, р коммутаторы 37 и 38.Устройство для сложения последовательности чисел с плавающей запятой работает в режимах "Начальная установка", "Сложение", "Сдвиг" и "Считывание".Узел 24 памяти блока 2 управления имеет кодировку, представленную в табл. 1. 2Узел 30 памяти блока 2 управленияимеет установку, представленную втабл. 2,Работа блока 2 управления по выдаче необходимой информации на входыпервого блока 3 суммирования осуществляется в соответствии со следующималгоритмом.Шаг 1 (начальная установка). Выполнить Р (Е) =Рх / (и - 1),1, М (Е) == Мк 2, Р(Е) = Рхшой(п - 1),установить начальное значение первого регистра порядка Рхк)= Рх (Е). Одновременно вццать: навходы регистра мантиссы число М(с)кк 2 к , на входы регистра кодаоперации блока 3 код "000", выставить сигнал "Готовность". Шаг 2= Рхаой(п - 1), Ик(И = Мк 2 РЬЕ)РхЫ) = 3.Р(п - 1).,Шаг 3. Если Р Ы) 3 Рдц,(Я), то одновременно выдать на входырегистра порядка число Р (6)- Рмин (1.) + Рмнц (Е), на вхо- .ды региСтра кода операцийкод "100", на входы регистра.мантиссы - мантиссу, установить сигнал "Готовность" иперейти к шагу 2, иначе кшагу 4.Шаг 4, Выполнить ЬР = /Рмив (с)Рки РмииРк фШаг 5. Если Р= 1, то выдать на, входы регистра кода операцийкод "00", на входы регистрамантиссы мантиссу "00.0".Если йР = 2, то выдать навходы регистра кода операцийкод "010", на входы регистрамантиссы-мантиссу "000"и перейти к шагу 7, иначе перейти к шагу 6,рации сложения в арифметическом 20 устройстве ( Г =2 ", где иви-разрядность мантиссы);Р и М - соотК хветственно порядок и мантисса числа,1 Х 1 - наибольшеецелое число, З 0меньшее или равное Х ("пол" Х );1 Х,1 - наименьшее целое число,большее или равное Х ( потолокх);Х шод У - остаток от деленияХ на Ч 40 з 11825 Шаг Ь. Одновременно выдать: на входы регистра кода операций код,"010", на входы регистрамантиссы - мантиссу "000",выполнить йР = ДР - 2 и перейти к шагу 5.Шаг 7, Одновременно выдать: на входы регистра кода операцийкод "100", на входы регистрапорядка - порядок Р, (6)10на входы регистра мантиссы -мантиссу М(Е) 2 ", установить сигнал "Готовность иперейти к шагу 2.П р и м е ч а н и е: Я - основаниесистЕмы Счисления, в которомвыполняютСя опеВ режиме "Начальная установка" ,1 лок управления 2 выдает на входы регистра 10 мантиссы первого блока 3Рф (Р суммирования сдвинутую на 2 ф( ман тиссу первого слагаемого последовательности, чем обеспечивается ее перевод из двоичной системы счисления в систему счисления с основанием 11 - 1. Одновременно с этим на вход 50 регистра 8 кода операций первого блока 3 суммирования иэ блока 2 управления выдается код "000", обеспечивающий сложение мантиссы первого слагае" мого с нулем, начиная с первого бло ка 3 суммирования, этим обеспечивается очистка от результатов сложения предыдущей последовательности. 12 4 сВ режиме "Сложение" блок 2 управления выдает на входы регистра 4порядка первого блока 3 суммированиясодержимое выходов сумматора 27,на входы регистра 10 мантиссы первого блока 3 суммирования - значениемантиссы .-го слагаемого последовательности, представленной в системе:числения с основанием и - 1, навход регистра 8 кода операций этогоблока - код операции "Сложение", равный " 100". В блоках 3 суммирования взависимости от сигнала на выходеэлемента ИЛИ 5 либо значение сумматора б порядка в процессе передачи вследующий блок 3 суммирования уменьшается на единицу, а мантисса. слагаемого при этом остается без изменений(содержимое регистра 15 младшего разряда не меняется), либо значениесумматора б порядка передается вследующий блок 3 суммирования безизменения, а мантисса слагаемогоскладывается с содержимым регистра15 младшего разряда, Старший разряд полученного таким образом промежуточного результата, представ,ленный П -двоичными разрядами, передается через группу 12 элементов Иврегистр 10 мантиссы следующего блока3 суммирования, а младший разрядэтой промежуточной суммы складывается содержимым сумматора 17 мантисс и записывается в регистр 15младшего разряда. Этому вариантусоответствует п 0" на выходе элемента ИЛИ 5, который возможен втом случае, когда осуществилось выравнивание порядков принятого слагаемого и порядка промежуточнойсуммы.В режиме "Сдвиг" блок 2 управления выдает на входы регистра 10 мантиссы первого блока 3 суммированИя.нулевые значения, на входы регистра 8 кода операций этого блока -либо код "001", либо "010". В зависимости от значения второго итретьего разрядов регистра 8 кодаопераций первого блока 3 суммирования сдвиг промежуточного результатаосуществляется через пятую группуэлементов И 16 либо на один, либона два разряда. Значение выходоврегистра 4 порядка первого блока 3суммирования не влияет на работу.устройства в данном режиме,В этом режиме осуществляется выравнивание порядков очередного сла1182512 вания результата задается внешнейвычислительной системой, котораяпри наличии сигнала Готовностьвыдает на входы устройства либоочередной операнд последовательности для сложения и код 00" по входу "Управление", либо выдает по входу "Управление" код "10", обеспечи 1 и вающий формирование в блоке 2 управления необходимой управляющей информации.Следует отметить, что, наряду с.уменьшением аппаратурных затрат, дан ное устройство обладает более высоким быстродействием при заданной одинаковой точности.,Таблица Выходы регистров Выходы схемы 23 Выходы 22. 21 20 1 з 1 1 1 . Аз А А 5 АС0 Х Х О 0 0 О 0 0 0 О 0 0 0 0 0 0 0 0 0 0 0 0 0 Х 0 0 1 1 0 0 Х 0 О. 0 О 0 1 0 0 0 1 О. 0 0 П р и м е ч а н и е: Х - либо О, либо 1, комбинации адресных входов, не влияющие на работу, не показаны. гаемого и промежуточной суммы при условии, что порядок слагаемого меньше порядка промежуточной суммы.В режиме "Считывание" блок 2 управления выдает на входы регистра 8 кода операций первого блока 3 суммирования код "010", на входы регистра 10 мантиссы этого блока - нулевые значения, а значение выходов регистра 4 порядка не влияют на считываемый результат. Считывание результата происходит в течение2 Р акс + и + 111, тактов в за 2(п - 1)висимости от заданной точности,. Необходимое количество тактов считы 0 00 00 00 00 011 1 0 1 1 1 1 1 Х 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1/ 35 Рс 1/ь ь 13035, Мо лиал ППП Патет", г. Ужгород, ул, Проектяая, 4 в ираж 1 о суд елац ква,Поалцсиое митета СССР отк рьггй аб