Запоминающее устройство с автономным контролем

(71) Московский ордена ЛенОктябрьской Революции энергтут(56) 1. Патент США Нф 35737опублик. 1971,толяровна и орденаетический инсти. кл, 340-146 2, Авторское св. (3 11 С 29/00) тельство СССР Х 87545680 (прототип). Щ а УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) ЗАПОМИНАЮ 1 цЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель, входы первой группы которого являются адресными входами устройства, входы вто. рой группы соединены с входами первого блока формирования сигналов четности и входами первого блока формирования контрольных сигналов по нечетному модулю и являются числовыми входами устройства, выходы. первого блока формирования сигналов четности соединены с входами третьей группы накопителя, выходы первой группы которого соединены с входами второго блока формирования сигпалов четности, входами второго блока формирования контрольных сигналов по нечетному модулю и одними из входов регистра числа, выходы которого являются числовыми выходами устройства, другие:входы регистра числа соединены с выходами мультиплексора, одни иэ информационных входов которого соединены с выходами дешифратора, один из входов которого соединены с выходами первого блока сравнения, одни иэ входов которого соединены с выходами второй группы накопителя, выходы третьей группы которого соединены с одним иэ входов второго блока сравнения, друтие входы которого соединены вс выходами второго блока формирования сигналов четности, а выходы соединены с другими информационными входами мультиплексора и другими входами дешифратора, о т л н ч аю щ е е с я тем, что, с целью повышения его надежности за счет повышения достовер.ности выборки информации, в него введены третий блок сравнения, первый и второй элементы ИЛИ, третий и четвертый блоки формирования сигналов четности и шифратор, входы которого соединены с адресными входами устройства, а выходы - . с одним щ входов третьего и четвертого блоков формирования сигналов четности, другие входы третьего блока формирования сигналов четности соединены с выходами первого блока формирования контрольных сигналов по не. четному модулю, а выходы - с входами четвертой группы накопителя, другие входы четвертого блока формирования сигналов четности соединены с выходами второго блока формирования контрольных сигналов по не.четному модулю, а выходы соединены с другими входами первого блока сравнения, первый вход третьего блока сравнения соединен с выходом первого элемента ИЛИ, входы ко. торого соединены с выходами первого блока сравнения, второй вход третьего блока срав.пения соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход третьего,блока сравнения соединен с управляющим входом мультиплексора и является контрольным выходом устройства.3ми третьей группы накопителя, выходы перой группы которого соединены с входамиорого блока формирования контрольныхгналов по нечетному модулю и одними из ходов регистра числа, выходы которого яв. яются числовыми выходами устройствадруе входы регистра числа соединены с выхоми мультиплексора, одни из информационных входов которого соединены с выходами ешнфратора, одни из входов которого соедиены с выходами первого блока сравнения, дни из входов которого соединены с выхоами второй группы накопителя, выходы ретьей группы которого соединены с одним з входов второго блока сравнения, другие ходы которого соединены с выходами второго блока формирования сигналов четности,выходы соединены с другими информациоными входами мультиплексора н другими ходами дешифратора, введены третий блок равнения, первый и второй элементы ИЛИ, ретий и четвертый блоки формирования сиг. алов четности и шифратор, входы которого оединены с адресными входами устройства,выходы с одними из входов .третьего итвертого блоков формирования сигналовтности, другие входы третьего блока формиования сигналов четности соединены с выодами первого блока формирования контрольных сигналов по нечетному модулю, а ыходы - с входами четвертой группы наолителя, другие входы четвертого блока ормнрования сигналов четности соединены с ыходами второго блока формирования контольных сигналов по нечетному модулю, а ыходы соединены с друтимн входами перго блока сравнения, первый вход третьегоока сравнения соединен с выходом первогоемента ИЛИ, входы которого соединены сходами первого блока сравнения, второйод третьего блока сравнения соединен с.ходом второго элемента ИЛИ, входы котого соединены с выходами второго блокаавнения, а выход третьего блока сравненияединен с управляющим входом мультиплекра н является контрольным выходом устйства.На фиг. 1 представлена структурная схемапоминающего устройства с автономнымнтролем; на фиг. 2 - пример реализации шифратора на основе микросхем К 556 РТФя случая 16 адресных шин; на фиг, 3 -горитм кодирования информации в шифторе; на фнг, 4 - пример реализации блав формирования контрольных сигналов подулю 7 (для 36 информационных разрядов);фиг. 5 - пример реалнзапни блоков форрования сигналов четности; на фиг. 6 - пример реализации дешифратора на основе1096697Йзобретение относится к вычислительнойдатехнике, а именно к запоминающим устрой- вствам модульного типа и может быть исполь- втэовано при построении высоконадежных запо симинающих устройств с коррекцией разрядных 5 вошибок и обнаружением адресных ошибоклбольшой кратности. гиИзвестно запоминающее устройство с авто- даномным контролем содержащее полусумматордля определения суммы но модулю два дан О дных и соответствующих им адресов. В нем ндля храненИя информации о четности 1,нечет- оности) используется дополнительный разряд дан- дданных 11тНедостатком этого устройства является не. 15 нвозможность обнаружения четных многократ вных адресных ошибок, исправление разрядныхошибок и отделение адресных ошибок от раз. арядных. нНаиболее близким техническим решением к 2 О впредлагаемому является запоминающее уст- сройство с автономным контролем, содержа. тщее модульный накопитель, соединенный со нсредствами обнаружения и коррекции много- скратных модульных ошибок 2,аНедостатком этого устройства является не- чевозможность обнаружения адресных ошибок,чевозникающих при отказах адресных цепей, рчто снижает достоверность выборки информа.хции из накопителя. Действительно, объемэлектроники обрамления накопителя в эави- всимости от типа запоминающего устройства кдостигает 10 - 15% от объема электроники фнакопителя. Следовательно, прн одинаковойвинтенсивности отказов электрорадиоэлементов, рвыполненных на основе идентичной техноло вгии каждый 9 - 10 отказ будет приходиться вона отказ электроники обрамления. Причем бладресные блоки реализованные на современэлной элементной базе, также могут приводить вьк многократным ошибкам в соседних (при. вхнадлежащих одной микросхеме) разрядах ко- выда адреса. роЦель изобретения - повышение надежности срустройства за счет повышения достоверности совыборки информации из запоминающего уст соройства, что достигается обнаружением ошибок ров адресных цепях.Поставленная цель достигается тем, что в зазапоминающее устройство с автономным конт- ко. ролем, содержащее накопитель, входы первойгруппы которого являются адресными входа- длми устройства, входы второй группы соедине-анны с входами первого блока формирования расигналов четности и входами первого блока коформирования контрольных сигналов по не мочетному модулю и являются числовыми вхо. надами устройства, выходы первого блока фор- мнмнровання сигналов четности соединены с вхоЭ 1096 постоянного запоминающего устройства (ПЗУ), а на фиг, 7 дана таблица декодирования дешифратора для модуля 7. Запоминающее устройство с автономным контролем, содержит накопитель 1, состоящий из блоков 2 памяти, входы первой группы 3 накопителя 1 соединены с входами шифратора 4 и являются адресными входами устройства, входы второй группы накопителя 0 1 соединены с входами первого блока 5 формирования сигналов четности, с входами первого блока 6 формирования контрольныхсигналов по нечетному модулю и является числовыми входами 7 устройства, выходы первого блока 5 формирования сигналов четности соединены с входами третьей группы 8 накопителя 1, выходы первой группы которого соединены с входами второго блока 9 формирования сигналов четности, входами 20 второго блока 10 формирования контрольных сигналов по нечетному модулю и с одним из входов регистра 11 числа, выходы кото.рого являются числовыми выходами 12 устройства, а другие входы соединены с выхо дами мультиплексора 13, один из информационных входов соединен с выходами дешифратора 14, одни из входов которого соединены с выходами первого блока 15 сравне.ния и входами первого элемента ИЛИ 16, другие входы дешифратора 14 соединены с выходами второго блока 17 сравнения, други. ми информационными входами мультиплексора 13 и входами второго элемента ИЛИ 18, выходы первого 16 и второго 18 элементов35 ИЛИ соединены соответственно с первым и вторым входами третьего блока 19 сравнения, выход которой соединен с управляю.щим входом мультиплексора 13 и является контрольным выходом 20 устройства, один из входов первого 15 и второго 17 блоков сравнения соединены соответственно с выходами второй и третьей группы накопителя 1.Устройство содержит третий 21 и четвертьй22 блоки формирования сигналов четности, один из входов которых объединены и соединены с выходами шифратора 4, а выходы соединены соответственно с входами четвертой группы 23 накопителя 1 и другими входами первого блока 15 сравнения, выходы50 второго блока 9 формирования сигналов четности соединены с другими входами второго блока 17 сравнения. Устройство работает следующим образом.В каждом цикле записи на адресные вхо ды 3 поступает код адреса, по которому необходимо произвести запись числа, В это время по числовым входам 7 поступает код,697 4 числа, подлежащий записи в данном цикле записи. При этом информационные разряды записываются в накопитель 1 по входам второй группы. По входам третьей группы 8 накопителя 1 записываются признаки четности, которые вырабатываются следующим образом: для всех первых информационных разрядов с каждого блока памяти образуется первый признак четности (нечетности), для всех вторых разрядов - второй и т,д, Количество таких разрядов равно разрядности блока памяти и определяется величиной выбранного нечетного модуля А. Для А - 7 имеем разрядность К 4 равную 6. Для других значений А значения К можно найти иэ таблицы.В блоке 6 образуется вычет по модулю А (фиг, 4).Принцип получения вычета следующий: ее ли А - нечетный выбранный модуль, то количество блоков памяти и их разрядность (максимальная для выбранного значения А) определяется величиной (А - 1). Количество контрольных разрядов, вырабатываемых блоком 6, определяется из выражения Х ц =1 ф 0 о Дгде Сои А- целая часть числа) и вырабатываются они последующему алгоритму. Всем (А - 1) разрядам с пер. вого блока памяти присваивается вес 1, Всем (А - 1) разрядам с второго блока памяти присваивается вес 2, и т.д. Всем (А - 1) разрядам (А - 1) блока памяти присваивается вес (А - 1). Разряды кода числа в соответствии с присвоенными весами поступают на вход соответствующего формирователя, определяющего значение контрольного разряда выбран. ного модуля А. Для получения веса не равного степени двойки, необходимо разряд с та. ким весом подать на несколько входов с различными имеющимися весами.Полученный вычет поступает на один из входов блока 21, на другие входы которого поступают контрольные разряды с шифрато. ра 4, полученные на основе алгоритма, при. веденного на фнг.-3, или ему аналогочному. На фиг. 5 представлен пример, показывающий принцип соединения выходов с блоков 6 и 4 н принцип получения контрольных разрядов, записываемых по входам четвертой группы 23 накопителя. Таким образом, после записи имеем: ин. формационные разряды, количество которых (А)х(А - 1), контрольные разряды, количество которых ХФК: Д+ о д В таблице приведены различные характернс.тики, которые позволяют выбрать нужныймодуль для коррекции ошибки при заданном10966 количестве информационных разрядов. При считывании код числа поступает в регистр 11 и на блоки 9 и 10. На входы блоков 15 и 17 из накопителя 1 поступают значения конт. рольных разрядов: на блок 15 - l(, а на 5 блок 17 - КЧ контрольных разрядов.На другие входы блоков 15 и 17 поступают сформированные из считанных информационных разрядов контрольные разряды. Пос. ле поразрядного сравнения в блоках 15 и 17 10 определяется код изменившегося модуля в блоке 15 и номера отказавшихся разрядов в блоке 17, которые поступают на элементы ИЛИ 16 и 18, и на входы дешифратора 14, В дешифраторе 14 происходит (фиг. 7) опредо 5 ление номера отказавшего блока памяти, а в мультиплексоре 13 происходит подключение отказавших разрядов к тому блоку памяти, в котором они произошли, В регистре 11 по соответствующим входам производится кор 20 рекция информации, Элементы ИЛИ 16, 18 и блок 19 сравнения используются для отделе.ния адресных ошибок от разрядных и блокировки коррекции, когда произошла адресная ошибка. Действительно, если произошла 25 ошибка в информационных разрядах,то дол. 5 7 11 13 17 19 Нечетный модуль Количество информационных разрядов (не более) 144 256 324 16 36 100 12 16 4 6 10 Кц 3 3 4 М 18 12 16 10 4 6 212 1 216 1 218 16 31 1023 0,11 0,08 0,07 Относительная избыточность 0,44 0,25 0,14 Кратность исправляемойошибки, количество возмож.ных блоков памяти Кратность обнаруживаемойадресной ошибки 97 6жен быть код как на выходе блока 15, таки на выходе блока 17, тогда элементы ИЛИ16 и 18 вырабатывают логические единицыи блок 19 выдает сигнал сравнения. Еслиошибка произошла в адресных целях, то кодбудет только на выходе блока 15. Следовательно, логическую единицу вырабатыватьбудет только элемент ИЛИ 16 и блок 19выдаст сигнал сравнения, Если ошибка произошла в адресных целях, то код будеттолько на выходе блока 15. Следовательно,логическую единицу вырабатывать будет только элемент ИЛИ 16 и блок 19 выдаст сигнал несравнения, который блокирует работумультиплексора 13 и известит внешнее устройство (на фиг, 1 не показано) или оператора о наличии ошибки в выборке числапо выходу 20. В зависимости от принятогоалгоритма всей системы возможно либо новторное считывание, либо останов, либо чтолибо другое.1Технико- экономическое преимущество пред.лагаемого устройства по сравнению с прототипом заключается в возможности обнаруже.ния адресных ошибок,1096697К двору с 4 Рес Г Ом дзотаК Звону 11096697 Каличесп оо розрядоблока, 5 копюрьи лроизошли пииоки атЬ каЛ Ощ алака 1 Х Ол йока 17 длани 15 оставитель В. Рудаковхред А.Бабинец Корректор Л. Шень дактор Е. Лушникова Тираж 575 НИИПИ Государственного комитета СС по делам изобретений и открытий 13035, Москва, Ж - 35, Раушская наб., дЗаказ 3833 3 одписное илиал ППП "Патент", г. Ужгород, ул, Проектная, 4 Величина иэнениФайзулл Номер отказо 3 игега Ютта