Устройство для защиты информации в блоках памяти при отключении питания

,чатель 9 источников питания и элемент И 11, дополнительно введены,триггер 1 О, инвертирующий усилитель5 и конденсатор 8. При наличии основного питания переключатель 9 подключает его на выход питания памяти,Сиг 72) В,С,О.Попов Солодкин 81,327.6 А, В, Понкраш 3) 8.8 напы с СССР 1982.Осина ком оступают на компаратор 4 и усвтор11)нцовф. Ци идетельств 1 С 29/00,ворыкин Л.Н устройств нтегральных связь, 198кое скл. ОЛфровыеМДП ии У 955 вают его в положение, обеспее на выходе т триггера 10разрешения прохождения сигбращения к памяти через эле, При исчезновении основнония переключатель 9 подключарвный источникпитания к вытания памяти устройства, Од- с нно компаратор 4 устанавливагер 10, эапитанный от источнисостояние, запрещающее прое сигналов обращения черезИ 1. Инвертирующий усилитель енсатор 8 и триггер 10 позвотранить влияние неопределеныходного сигнала компаратора плавном исчезновении основнония, что повышает надежность по иментарн хес. 150 мах, М .рис,4. (54) У ЦИИ В ПИТАНИЯ (57) И Радио23.СТРОЙСТВБЛОКАХ ДЛЯ ЗАЩИТЫ ИНФОРМА ТИ ПРИ ОТЮ 1 ЮЧЕНИИ вой о для защиты инфо щих у строй ствах бе ормации, Белью из я повышение надеж рмации в эапомина з разрушения инобретения являет- ности устройства. ство, содержащее1 питания, источряжения, делитель аратор 4, переклюстрой я этог сточни рез ервныи ник 3 опо 2 напряже юг2 устрои комп т ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ зобретение относится к цифрохнике и может быть использов танавлчивающсигналн аловмент Иго питет реэходу пиновремет трика 1,хожденэлемен5, конляют уности4 приго пит ыходов делителя 2 и истоИзобретение относится к цифровойтехнике и может быть использовано длязащиты информации в запоминающих устройствах при отключении питания,5Цель изобретения - повышение надежности устройства.На фиг.1 изображена структурнаясхема предлагаемого устройства; нафиг2 - временные диаграмма работыустройства,Устройство содержит резервный источникпитания, делитель 2 напряжения, источник 3 опорного напряжения,компаратор 4, инвертирующий Усилитель 5, включающий резистор 6 и транзистор 7, накопительный элемент наконденсаторе 8, переключатель 9 источников питания, триггер 10, элемент И 11, вход 12 сигнала разрешения обращения к памяти, вход 13 основного источника питания и блок 14памяти (объект управления).В качестве компаратора 4 можетбыть использована микросхема К 554 САЗ 25в типовом включении. Делитель 2 напряжения выполняется как резистивныйделитель, источник 3 опорного напряжения - как параметрический стабилизатор, а переключатель 9 источников 30питания - по типовой схеме.В статическом состоянии величинасигнала на выходе делителя 2 напряжения Бпревышает величину сигналана выходе источника 3 опорного напря 35жения 0(фиг.2 а), при этом навыходе компаратора (фиг.26) присутствует низкий логический уровень, транзистор 7 закрыт, конденсатор 8 заряжен до уровня сигнала на выходе основного источника питания У наустановочном входе триггера присутствует высокий логический уровень(фиг.2 в), а на сбросовом входе триггера О - низкий логический УРовень, 45На выходе триггера 10 (фиг.2 г) присутствует высокий логический уровень,открывающий элемент И 11. Сигнал разрешения обращения к памяти проходитсо входа 12 через элемент И 11 навход разрешения обращения блока 14памяти (фиг.2 д)Питание блока 14памяти производится через переключатель 9 источников питания от основного источника питания.При отключении основного источника питания уровень Бсигнала навходе 13 подключения основного источника питания начинает убывать (фиг. 2 а). В момент 1, когда величина9сигнала на выходе делителя 2 напряжения 3 становится, равной величине сигнала на выходе источника 3 опорного напряжения Бо, на выходе ком. паратора 4 формируется сигнал высокого логического уровня, который поступает на сбросовый вход триггера 10 и на базу транзистора 7 (фиг.26).При этом транзистор 7 открывается, конденсатор 8 разряжается, и на устано вочном входе триггера 1 О устанавлива. ется низкий логический уровень (фиг.2 в)В результате этого на выходе триггера 10 устанавливается низкий логический уровень, который поступает на вход элемента И 11 и блокирует прохождение на выход его сигнала разрешения обращения к памяти (фиг. 2 г,д). На входе элемента И 11 устанавливается логический уровень, запрещающий доступ к ячейкам памяти блока 14 памяти (фиг.2 д). При повторных срабатываниях компаратора 4 сигнал с его выхода, поступающий на сбросовый вход триггера 10, лишь подтверждает состояние триггера 10. Одновременно переключатель 9 источников питания переключает питание блока памяти на резервный источник питания,При подключении основного источс ника питания уровень сигнала на входе 13 подключения основного источника питания О, возрастает (фиг.2 а) В момент 1, когда уровень сигнала на выходе делителя 2 напряжения 0, превысит уровень сигнала на выходе источника 3 опорного напряжения 0, компаратор 4 формирует низкий логический уровень, поступающий на сбросовый вход триггера 10 и на базу транзистора 7 (фиг.26). Транзистор 7 закрывается. Конденсатор 8 заряжается от основного источника питания через резистор 6. Время заряда определяется величинами емкости конденсатора 8 и сопротивления резистора 6. Когда уровень сигнала на первом выводе конденсатора 8 превысит напряжение срабатывания триггера 10(т.е. в момент 1 ), на выходе триггера 10 устанавливается высокий логический уровень, поступающий на первый вход элемента И 11 и разрешающий прохождение на его выход сигнала раэ 1374285решения обращения к памяти (фиг2 г, д)Одновременно переключатель 9 источников питания переключает питание запоминающего устройства на основной источник питания,.Как видно из фиг.2 в,г, разрешающий сигнал на первом входе элемента И 11 появляется с задержкой 1, относительно момента срабатывания компаратора 4, что обеспечивает защиту от возможности прохождения через элемент И 11 ложных сигналов в течениепереходного процесса,Формула изобретенияУстройство для защиты информации в блоках памяти при отключении питания, содержащее переключатель источников питания, первый вход которого является входом питания устройства и подключен к входам делителя напряжения и источника опорного напряжения, выходы которых подключены к входам компаратора, второй вход переключателя источников питания подключен к выходу резервного источника питания и входу питания элемента И, первый вход и выход которого являются соответственно входом и выходом сигнала разрешения обращения к памяти устройства, выход переключателя питания является выходом питания памяти устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности, оно содержит инвертирующий усилитель, накопительный элемент на конденсаторе и триггер,выход и вход питания которого подключены соответственно к второму входу элемента И и выходу резервного источника питания, вход сброса триггера подключен к выходу компаратора и входу инвертирующего усилителя, выход которого подключен к установочному входу триггера и первой обкладке конденсатора, вторая обкладка которого подключена к общей шине устройства, входы питания компаратора 25 и инвертирующего усилителя подключены к первому входу переключателя источников питания,