Цифровое устройство для преобразования координат

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик р 1960808 фсФ,(61) Дополнительное к авт. сеид-ву(22) Заявлено 20.02.81 (21) 3251365/18-24 Ф 1 М,Кп, с присоединением заявки Мо(23) Приоритет С 06 Г 7/548 Государственный комитет СССР по делам изобретений и открытийОпубликовано 230982 Бюллетень Мо 35 Дата опубликования описания 23.09.82(54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯКООРДИНАТ Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратурной реализации операций преобразования прямоугольных или полярных координат в системах управления роботами и манипуляторами, а также в системах навигации, наведения и т.п.Известно синусно-косинусное устоойство таблично-алгоритмического типа, содержащее три блока постоянной памяти, четыре умножителя и два сумматора. Основным содержанием этогб устройства является разбиение аргумента на части, функции от которых хранятся в блоках постоянной памяти. В процессе вычисления значения функций считываются из блоков постоянной памяти и, подвергаясь в умножителчх и сумматорах дополнительной алгоритмической обработке, приводят в конечном итоге к искомому результату 1.Недостатком известного устройства являются ограниченные функциональные возможности,Наиболее близким к изобретению по технической сущности является устройство для вычисления значений координат вектора, содерждщее четыре сдвигающих регистра, три сумматора-вычитателя, два коммутатора и блок постоянной памяти, причем группа выходов первого сдвигающего регистра через первый коммутатор соединена с первым входом первого сумматора-вычитателя, группа выходов второго сдвигающего регистра через второй коммутатор подключена к первому входу второго сумматора-вычитателя, выход которого соединен с первым выхо.дом устройства и входом первого сдвигающего регистра, выход младшего разряда которого соединен с вторым входом второго сумматора-вычитателя, выход младшего разряда второго сдвигающего регистра соединен с вторым входом первого сумматора-вычитателя, выход которого подключен к входу второго сдвигающего регистра и к второму выходу устройства. Первый вход третьего сумматора-вычитателя соединен с выходом третьего сдвигаю- щего регистра, второй вход - с выходом четвертого сдвигающего регистра, выход подключен к третьему выходу устройства и к входу третьего сдвигающего регистра, выходы блока постоянной памяти соединены с соответствующими входами четвертого сдвигаю.щего регистра. Первый вход элементаИ подключен к входу устройства,второй вход соединен с соответствующим выходом четвертого сдвигающегорегистра, вход которого соединен свыходом элемента И. Управление процессом функционирования устройстваосущестнляется в блоках управления 23Недостатком этого устройства является низкое быстродействие.Цель изобретения - повышение 10быстродейстния устройства.Поставленная цель достигаетсятем,что в устройство, содержащеетри регистра, два коммутатора, блокуправления, блок памяти и два сумматора, выходы которых соединены с выходами устройстна и информационнымивходами соответственно первого ивторого регистров, кодовые входыкоторых соединены соответственно синформационными входами первого инторого коммутаторов, дополнительновведены дешифратор, два сдвигателяи группа дешифраторов, причем входыдешифратора соединены со знаковымивыходами первого и второго регистрон и выходами коммутаторов, выходыдешифратора и группы дешифраторовсоединены с адресным входом блокапамяти, первый и второй выходы которого соединены с информационнымивходами соответственно первого ивторого сднигателей, управляющиевходы которых соединены с ервым выходом блока управления и управляющими входами коммутаторов, входы дешифраторов группы соединены с вторым выходом блока управления, знаконым выходом третьего регистра и выходами соответствующих разрядовтретьего регистра, выходы сдвигателей соединены с информационнымивходами соответстнующих сумматоров,управляющие входы которых соединеныс третьим выходом блока управления,четвертый вход которого соединен суправляющими входами первого и второго регистров, входы записи первого, второго, третьего регистров иьход блока управления являются соотнетстненно входами первой координаты, входом второй координаты, входом угла и входом запуска устройства.Причем блок управления содержитдва адешифратора, два счетчика, генератор импульсов, триггер, однонибратор, делитель частоты, элементзадержки, три элемента И и элементИЛИ, причем вход блока управлениясоединен с первым входом триггера,выход которого соединен с первым 60входом первого элемента И И черезодновибратор соединен с первым входом элемента ИЛИ и управляющим входом первого счетчика, счетный входкоторого соединен с выходом элемента 65Цйфровое устройство для вычисления координат содержит регистры 1-3 коммутаторы 4 и 5, дешифратор 6, группу 7 дешифраторов, сднигатели 8 и 9, сумматоры 10 и 11, блок 12 памяти, блок 13 управления, входы 14 и 15 координат х и у, вход 16 угла, выходы 17 и 18 координат х и уБлок 13 управления содержит триггер 19, одновибратор 20, генератор 21 импульсов, элементы И 22-24, делитель 25 частоты, счетчики 26 и 27, дешифраторы 28 и 29, элемент ИЛИ 30, элемент 31 задержки и вход 32 запуска.Определение результата преобразования координат осуществляется в соответствии с известными ныражени.-. - мих = хс 05 ьтп 1+ х здп Если коды координат х и у разбить на г равных по разрядности частей, а код угла Р на п частей, то исходные данные запишутся в виде х + х ++ х1+ у ++ уф +++ (ги Подставляя эти выражения в Уравнение (1) и после ряда преобразований можно прийти к реккурентным соотношениям, по которым функционирует предлагаемое устройство,Пример. г=3, в=2.Тогда исходные данные представ - ляются в виде х+ххУУ 1 +1Ч, + Ч,задержки и вторым входом элемента ИЛИ, выход которого соединен с управляющим входом второго сЧетчика, счетный вход которого соединен через делитель частоты с выходом первого элемента И, нторой вход которого соединен с выходом генератора импульсов, выходы счетчиков соединены с входами соответствующих дешифраторов, выходы младших разрядов которых соединены соответственно с первыми и вторыми входами второго и третьего элементов И, выходы которых соединены соответстненно с входом элемента задержки и вторым входом триггера, выходы второго дешифратора, перного дешифратора, элемента ИЛИ и второго элемента И являются соответственно первым, вторым, третьим и четвертым выходами блока управления.На фиг. 1 представлена предлагае-. мая блок-схема устройства на фиг. 2 - блок-схема блока управления,подставляя зти значения в выражение(1) и раскрывая синусы и косинусысуммы углов придем к выражениямх = С(х + х + х)со 591(У 1 + У 1. + У)5 тпЮД 51 п 9,Открывая круглые скобки и производя соответствующие преобразованияи подстановки получим15ХХ 1 + 12 + Х 1) С 05 ф 1У . -У 1+ У 11 + У 13 со 5 Рт +Х 1 + Х 11 + Х,51 П Цх = х. СоэР - у. 51 пР .(3)у =. у со 51 + х 51 п 1Если теперь суммы в квадратныхскобках выражения (2) обозначить 25соответственно х + х + х, = х(1)111 1и У + У 1, + У 1 = уа затем разбитьих на г равных по разрядности частей, т.е х" = х(1)+ х)+ х и у) =1) 1) Й)"Э аа а- фу )И+ уды+ у 23 уФ 20 где х, и ч определяются по выражению (3) .Преобразование завершено и искомые значения прямоугольных координат х и у соответственно равны х иу)Таким образом, на основании рас смотренного примера можно утверждать, что предлагаемое устройство Функционирует в соответствии со следующими реккурентными выражениямиМ ,0 45х.= х2 со 59- УЛ)-г"-)5 1 п т;у(1 ) го Р++ х ) 2 53.п50 где ) = (1-1)/г - разрядность части входного слова х или у иИ) " -(-1) )(о)При начальных значениях х = х и УФ = у, после завершения вычислительного процесса результат равен х)= х иМножители 2"и 2 в выражениях (4) и (5) указывают на использование в предлагаемом устройствеI свойства линейности одежду, у и х, у при постоянном У Процесс функционирования устройства состоит из тактов, в течениекоторых выполняются вычисления повыражению (4): из г. тактов состоитцикл, в течение которого выполняютсявычисления по выражению (5), Черези циклов преобразование завершается,В начальный момент координаты х,у и угол ) через входы 14-16 заносятся в регистры 1-3 соответственно,Знаковые разряды регистров 1 и 2непосредственно поступают на входдешифратора б, а знаковый разрядрегистра 3 - на входы группы 7 дешйфраторов. Первые р разрядов 1, 2,т.е. 10)и уо через коммутаторы 4 и 5о)блока, управляемые блоком 13 управления, также поступают на входы дешифратора б, Одновременно управляющий сигнал с блока 13 управлениявключает первый дешифратор в группе7 дешифраторов, который осуществляетдешифрацию первых с = (и/щ разрядов регистра 3, т,е.. В результате совместной работы дешифраторовб и первого из группы 7 дешифраторовиз блока 12 памяти считывается словодвойной разрядности, первые п разрядов которого представляют х , а11вторые и разрядов - у равныех хсо 5 Ч 1 - у51 п 9о), (о)Л 1У = У со 5 Ч+ ( . 51 Р,о).читанные значения х, и " черезсдвигатели 8 и 9, управляемые синхронно с коммутаторами 4 и 5, поступаютна сумматоры 10 и 11. На этом первыйтакт вычислительного процесса завер-шается,Второй такт начинается с засылки вторых у разрядов регистров 1 и 2 через коммутаторы 4, 5 в дешифратор б, что равносильно их увеличению в 2 Р раэ, т.е. в дешифратор б заносятся величины хги у 2 ). Включение первого дешифратора из группы 7 дешифраторов, сохраняется в течение всего первого цикла. - Полученные в результате считывания из блока 12 памяти значения х 2 и2 необходимо уменьшить в 2 Г раз, что и осуществляется сдвигателями, а затем просуммировать в сумматорах 10 и 11 с предыдущими значениями х и у соответ 1ственно.После завершения г-го такта заканчивается первый цикл вычислений, в сумматорах 10 и 11 Формируются в соответствии с выражением (5) величины 0) и у 0) которые отражают значения координат вектора, повернутого на угол 91 . Необходимо продолжать процесс преобразования, для чего содержимые сумматоров 10 и 11 пересылаются в регистры 1 и 2, а блок 13 управления включает второй дешифратор из группы 7 дешифраторов. Такначинается второй цикл преобразования и осуществляется он аналогично предыдущему и т.д.Через н циклов процесс преобразования заканчивается, в сумматорах10 и 11 содержимые соответственноравны х"= хи у у . Эти значения через выходы 17 и 18 выводятся. Рассмотрим работу блока 13 управления.Первоначально исходные данные х, у и % заносятся в регистры 1-3 соответственно.Работа устройства начинается с подачи сигнала запуска на вход 32 триггера 19, единичный сигнал с которого открывает элемент И 22. Сигнал перепада с выхода триггера 19 поступает ка вход одновибратора 20,одиночный импульс с выхода которого осуществляет сброс счетчика 27, ачерез элемент ИЛИ - сброс счетчика26 и сумматоров 10 и 11. Нулевыезначения счетчиков 26 и 27 дешифрируются дешифраторами 28 и 29 в сигналы на младших выходах этих дешифраторов, которые соответственно осуществляют синхронное управление коммутаторами 4 и 5, сдвигателями 8 и9 и включение первого дешифраторав группе 7 дешифраторов, В первомтакте сигкал с младшего выхода дешифратора 29 тактов устанавливаеткоммутаторы 4 и 5 в положения, вкотором они подключают первые Р разрядов регистров 1 и 2 на входы дешифратора 6, а сдвигатели 8 и 9устанавливаются в положения, в которых они без сдвига передают счи-.танные из блока 12 памяти значенияв сумматоры 10 и 11. Сигнал с младшего выхода дешифратора 29 поступает на первый дешифратор из группы7 дешифраторов, осуществляя дешифрацию первых с 1 разрядов регистра 3. Начинается выполнение первого такта. Импульсы, поступающие с генератора 21 через элемент И 22 на делитель 25 частоты, определяют длительность выполнения такта,Импульс делителя 25 частоты поступает на счетчик тактов, увеличивая его содержимое на единицу. Содержимое счетчика 26 поступает на вход дешифратора 28, в результате чегосигнал появляется ка следующем выходе дешифратора, те, выполняетсяследующий вычислительный такт и т.д.После завершения г-го такта на г-омвыходе дешифратора 28 появляетсясигнал, который через элемент И 24осуществляет перезапись содержимогосумматоров 10 и 11 в регистры 1 и 2,Этот же сигнал через время, определяемое элементом 31 задержки и необходимое для полного завершения процесса перезаписи содержимых сумматоров 10 и 11 з регистры 1 и 2, посту 30 35 40 45 пает на вход счетчика 27 увеличивая его ка единицу, а через элемент ИЛИ 30 сбрасывает счетчик 26 и сумматоры 10 и 11.увеличенное значение счетчика 27 поступает ка вход дешифратора 29 и на его следующем выходе появляется сигнал, начиная выполкение следующего вычислительного цикла и т.д. При выполнении щ-го цикла на (щ-,)-ом выходе дешифратора 29 появляется сигнал, который закрывает элемент И 24, поэтому по окончании г-го такта сигнал с г-го выхода дешифратора 28 ке поступает на перезапись содержимых сумматоров 10 и 11 в регистры 1 и 2. То есть содержимые сумматорсз сохра - няются, так как являются конечным результатом вычислений. Б то же время этот же сигнал через элемент И 23 сбрасывает триггер 19, запрещая дальнейший процесс преобразования до ввода новых исходных данных,Данное устройство имеет более высокое быстродействие, чем известные аналогичные устройства. Формула изобретения 1. Цифровое устройство для преобразования коордикат, содержащее три регистра, два коммутатора, блок управления, блок памяти и дза сумматора, выходы которых соединены с выходами устройства и икформацисккыми входами соответственно первого и второго регистров, кодсвые входы которых соединены соответственно с инФормационными входами первого и второго коммутаторов, о т л и . а ю щ е е с я тем, что, с целью повышения быстродействия, з него введены дешифратор, два сдвигателя и группа дешифраторов, причем входы деыифратора соединены со знаковыми выходами первого и второго регистров и выходами .коммутаторов, выходы дешифраторов и группы дешифратороз соединеныс адресным входом блока памяти, первый и второй выходы которого соедииены с информационными входами соответственно первого и втсрого сдвигателей, управляющие входы которых соединены с первым выходом блока упразления и управляющими входами коммутаторов, входы дешифраторов группысоединены с вторым выходом блока управления, знаковым выходом третье.го регистра и выходами соответствующих разрядов третьего регистра, выходы сдвигателей соединечы с информационными входами соответствующихсумматоров, управляющие входы которых соединены с третьим выходомблока управления, четвертый выходкоторого соединен с управляющимивходами первого и второго регистроь,входы записи первого, второго, треть.его регистров и вход блока управления являются соответственно входамипервой координаты, входом второй координаты, входом угла и входом запуска устройства,2Устройство по п.1, о т л ич а ю щ е е с я тем,что блок управления содержит два дешифратора, двасчетчика, генератор импульсов, триггер, одновибратор, делитель частоты,элемент задержки, три элемента И иэлемент ИЛИ, причем вход блока управления соединен с первым входом триггера, выход которого соединен спервым входом первого элемента И ичерез одновибратор соединен с первымвходом элемента ИЛИ и управляющимвходом первого счетчика, счетныйвход которого соединен с выходомМлемента задержки и вторым входомэлемента ИЛИ, выход которого соединен с управляющим входом второгосчетчика, счетный вход которого соединен через делитель частоты с выходом первого элемента И, второй входкоторого соединен с выходом генератора импульсов, выходы счетчиков соединены с входами соответствующихдешифраторов, выходы младших разрядов которых соединены соответственно с первыми и вторыми входами второго и третьего элементов И, выходыкоторых соединены соответственнос входом элемента задержки и вторым10 входом триггера, выходы второго дешифратора, первого дешифратора, элемента ИЛИ и второго элемента И являются соответственно первым, вторым,третьим и четвертым выходами блока15 управления.Источники информации,принятые во внимание при экспертизе1. Оранский А.М. Аппаратные методы в цифровой вычислительной технике,р Минск, Изд-во БГУр 1977, с. 50,рис. 2.6.2. Авторское свидетельство СССР9591860, кл. С 06 Г 15/20, 1978960808 Составитель А.ЗоринРедактор А.Шишкина Хехред М.Тепер Корректор Е. Рошк иал ППП "Патент", г. ужгород, ул. Проектная,аказ 7283/59 ВНИИПИ Госу по делам 113035, Москва, Тираж 731 Подписноерственного комитета СССРобретений и открытий