Микропрограммное устройство управления

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсииаСоциалистичесииареспублик и 943728(22) Заявлено 13, 10. 80 (21) 3211743/18-2 Йс присоепинением заявки М(5 )М. Кл,С 06 Р 9/22 Веуйарстаеииый иемитет СССР ав делам изювретеиий и открытий(71) Заявитель 5 Й) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ 1Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке микропрог раммных уст ройс тв уп равления высоконадежных в ыч ичлитель ных и уп ра вляю 5 щих систем.Известно микропрограммное устройство управления 1.Недостатком этого устройства является низкая Функциональная надежность, вызванная невозможностью реали. зации устройствами микрокоманд, при выполнении которых обнаружен устойчивый отказ. При обнаружении сбоев в этом устройстве осуществляется по-"15 вторение соответствующих микрокоманд и если после определенного числа повторений сбой не устраняется, производится блокировка работы и переход в режим диагностирования, уоНаиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому является микропрограммное устройство управления, содержащее последовательно соединенные адресный регистр, первыйдешифратор, первый запоминающий блок,буферный регистр, первый блок элементов И, выход которого соединен с первым входом адресного регистра, второй вход которого является входом кода операции устройства, а установочный вход соединен со вторым выходомпервого запоминающего блока, третийи четвертый выходы которого соединены соответственно с первыми информационными входами счетчика микрокоманди счетчика адреса, установочный входкоторого соединен с управляющим входом первого дешифратора, выходом первого элемента И и установочным входом буферного регистра, второй входкоторого соединен с выходом второгоблока элементов И, первый вход которого является входом логических условий устройства, второй вход соеди-.нен с первый выходом второго запоминающего блока, а третий - с его вто 943728рым и третьим выходами, четвертый выход второго запоминающего блока является выходом микроопераций устройства, а пятый. выход соединен со счетным входом счетчика микрокоманд, вы ходы которого через второй элемент И соединены с первыми входами первогои третьего элементов И, а через элемент НЕ - с первым входом четвертого элемента И, выход которого соединен 1 б с управляющим входом второго дешифратора, выход которого соединен совходом второго запоминающего блока;второй вход четвертого элемента И соединен с выходом генератора импуль сов, а через первый элемент задержки - со вторым входом первого элемента И и входом второго элемента задержки, выход которого соединен со вторым входом третьего элемента И, 2 б выход которого соединен со вторым входом первого блока элементов И 2 .Недостатком указанного устройства является низкая Функциональная надежность, обусловленная отсутстви б ем воэможности самовосстановления работы при.устойчивом отказе одной из микрокоманд, отказе соответствующих цепей управления операционного бЛока или разрядов микроопераций за- зб поминающего блока Целью изобретения является повышение Функциональной надежности устройства.Поставленная цель достигается тем, 5 что микропрограммное устройство управления, содержащее регистр адреса, два дешифратора, два блока памяти, буферный регистр, счетчик микрокоманд, счетчик адреса, четыре элемента И,4 б два элемента задержки, генератор тактовых импульсов;два блока элементов И, элемент НБ, причем выход первого блока элементов И подключен к первому входу регистра адреса, второй 45 вход которого соединен с входом кода операции устройства, а установочный вход - с первым выходом первого блог, ка памяти, второй и третий выходы которого подклочены соответственно Ю к информационным входам счетчика микрокоманд и счетчика адреса, установочный вход которого соединен с управляющим входом первого дешифратора, выходом первого элементаИ и установочным входом буферного регистра, первый вход которого подключен к выходу второго блока элементов И, второй вход соединен с четвертым выходом первого блока памяти, адресный вход которого подключен к выходу первого дешифратора, .вход которого соединен с выходом региСтра адреса, выход буферного регистра соединен с первым входом первого блока элементов И, второй вход которого подклочен к выходу второго элемента И, первый вход которого соединен с первым входом первого элемента И, а через элемент НГ с первым входом третьего элемента И и с выходом четвертого элемента И, входы которого подклочены к выходам счетчика микро- команд, счетный вход которого соеди. нен с первым выходом второго блока памяти, второй выход которого подключен к. первому входу второго блока элементов И, второй вход которого подключен к входу логических условий устройства, а третий вход второгоблока элементов И соединен с третьим и четвертым выходами второго блока памяти, пятый выход которого соединен с выходом микроопераций устройства, вход второго блока памяти соединен с выходом второго дешифратора, управляющий вход которого подключен к выходу третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов и через первый элемент задержки - с вторым входом первого элемента И, а выход первого элемента задержки соединен через второй элемент задержки с вторым входом второго элемента И, дополнительно содержит счетчик эквивалентной последовательности, узел контроля четности, третий, четвертый, пятый и шестои блоки элементов И, блок элементов ИЛИ, пятый и шестой элементыИ, элемент ИЛИ и триггер, причем пя"тый выход второго блока памяти соединен с входом узла контроля, выход которого подклочен к первому входу элемента ИЛИ, второй вход которого соединен с входом отказа операционного блока устройства, а выход - с единичным входом триггера,. нулевой вход которого подключен к установочному входу счетчика эквивалентной последовательности и к шестому выходу второго блока памяти, третий и четвертый выходы которого соединены1соответственно с первыми входами третьего и четвертого блоков элементов И, к вторым входам которых подключенся закрытьии. 3 9437 седьмой выход второго блока памяти, а третьи входы соединены с единичньи выходом триггера, с инверсньи входом пятого элемента И, с первьи входом шестого элемента И, а также инверс ным входом пятого блока элементов И и с первым входом шестого блока элементов И, второй вход которого подключен к выходу счетчика эквивалентной последовательности, а выход - к пер вому входу блока элементов ИЛИ, вто-. рой вход которого соединен с выходом пятого блока элементов И, вход которого подключен к выходу счетчика адреса, выход блока элементов ИЛИ сое динен с входом второго дешифратора, второй вход шестого элемента И соединен с входом пятого элемента И и с первьи выходом второго блока памят ти, выходы пятого и шестого элемен- и тов И соединены с счетными входами счетчиков адреса и эквивалентной последовательности соответственно, выходы третьего и четвертого блоков элементов И подключены к информацион-И ньи входам Вчетчика микрокоманд и счетчика эквивалентной последовательности соответственно.Сущность изобретения состоит в повышении функциональной надежности за счет использования естественной информационной избыточности и восста. новления выполняемой микропрограммы путем: реализации микрокоманд, при выполнении которых обнаружен отказ,3 в виде эквивалентных линейных последовательностей операционных микро- команд; задания в свободном поле формата) логических условий формата микрокаманд специальных кодов, по которым осуществляется переход к реализации эквивалентных последовательностей.На чертеже представлена схема микропрограммного устройства управле 4 ния.Устройство содержит блок 1 элементов И, регистр адреса 2, вход 3 кода операций, дешифратор 4, блок 5 памяти (с полем 6 метки считывания ) с полем, 7 косвенного адреса, полем 8 В начального адреса, полем 9 длины линейной последовательности блока 10 элементов И, вход 11 логических усло-. вий, буферный регистр 12, элемент ИЛИ 13, вход 14 отказа операционного блока триггер 15, счетчик 16 микрокоманд, элемент И 17, элемент НБ 18, счетчик 19 адреса, блок 20 28 6 элементов И, блок 21 элементов ИФ,дешифратор 22, блок 23 памяти с полем 24 метки ветвления, полем 25 микроопераций, полем 26 логических условий, полем 27 метки микрокоманд, полем 28 метки считывания, полем 29метки конца последовательности,узел 30 контроля на четность, генератор 31 тактовых импульсов, элементИ 32, элемент И 33, блок 34 элементов И, блок 35 элементов И, счетчик36 эквивалентной последовательности,элемент И 37, блок 38 элементов И,элемент 39 задержки, элементы И 40,41, элемент 42 задержки, выход 43микрокоопераций устройства,Устройство работает следующим образом.В исходном состоянии все элементы памяти обнулены, а в регистр 2записан начальный адрес (код операции. Тактовый импульс от генератора 31 проходит через открытый элемент И 37 на вход дешифратора 4 ииз блока 5 считывается первая адресная микрокоманда, Регистр 2 обнуляется, в буферный регистр 12 записывается косвенный адрес очередной Иикрокоманды, в счетчик адреса записывается начальный адрес первой линейнойпоследовательности, а в счетчик 16микрокоманд - код ее длины В результате единичный сигнал на выходе элемента И 17 исчезает, а элемент И 32открывается.Тактовые импульсы от генератора 31через элемент И 32 поступают на дешифратор 22 и из блока 23 считываютсяоперационные микрокоманды, которыепоступают на выход 43. При этом сигналы с поля 28 уменьшают содержимоесчетчика 16 и увеличивают содержимоесчетчика 19, проходя через элементИ 33 Адрес очередной операционноймикрокоманды поступает со счетчика19 через блок элемента И 20. Элементы И 40, 34, 35 и 38 при этом остаютПри считывании микрокоманд ветвле 1 ния код логических условий из поля 26 передается на вход блока 10 элементов И и осуществляет модификацию адреса, хранимого регистром 12. После считывания последней микрокоманды происходит обнуление счетчика 16 и на выходе элемента И 17 появляется единичный сиянал. По импульсу, проходящему через элемент 42 задержки28 Формула изобретения 7 9437и открытый элемент И 41, происходитпередача кода из буферного регистра12 в адресный регистр 2 через блок 1элементов И, Следующий тактовый импульс от генератора 31 поступает через элемент 39 задержки на выход элемента И 37 и производит обнулениесчетчика 19 адреса, буферного регистра 23, а также считывание очереднойадресной синхрокоманды из блока 5, 10После этого обнуляется регистр 2сигналом с поля 6 и закрывается элемент И 41 вследствие записи информа.ции в счетчик 16, В результате, импульс через элемент И 41 не проходит 15и далее осуществляется считываниеинформации из блока 23 в соответствиис описанным выше алгоритмом.Рассмотрим работу устройства приобнаружении отказа после считывания топерационной микрокоманды. Сигналотказа в этом случае формируется элементом ИЛИ 13 либо вследствие появления сигнала на входе 14, который свидетельствует об отказе цепей операционного блока, задействованных привыполнении данной микрокоманды, либов результате обнаружения отказа вразрядах микроопераций узлом 30 контроля на четность. По сигналу от эле- зомента ИЛИ 13 триггер 15 устанавливается в единичное состояние, закрываяэлементы И 33 и 20 и открывая. элемен, ты И 40,34,35 и 38. По метке, записанной в поле 27, информация из поля26 через блоки элементов 35, 38 поступает в счетчики 16, 19 соответст-:венно. При этом в счетчике 16 записывается код удлинения последовательности, а в счетчике 36 - начальныйадрес эквивалентной последовательности,По очередному тактовому импульсуиз блока 23 считывается первая микрокоманда эквивалентной последовательности, операционная часть которойпоступает на выход 43 устройства.Сигналом с выхода 28 осуществляетсяувеличение содержимого счетчика 36эквивалентной последовательности и50уменьшение содержимого счетчика 16микрокоманды на единицу. Последнеймикрокоманде соответствует единичный сигнал на выходе 29 блока 23,которым обнуляется счетчик 36 итриггер 15;55В результате в счетчике 19 формируется адрес микрокоманды, следующей за микрокомандой, которая была заменена эквивалентной последовательностью.Таким образом, устройство отличается высокой функциональной надежностью, которая обеспечивается способностью устройства восстанавливать искажение микропрограммы, используя информационную избыточность,Микропрограммное устройство управления, содержащее регистр адреса, два дешифратора, два блока памяти, буферный регистр, счетчик микрокоманд, счетчик адреса, четыре элемента И, два элемента задержки, генератор тактовых импульсов, два блока элементов И, элемент НЕ, причем выход первого блока элементов И подключен к первому входу регистра адреса, второй вход которого соединен с входом кода операции устройства, а установочный входс первым выходом первого блока памяти, второй и третий выходы которого подключены соответственно к информационным входам счетчика микрокоманд и счетчика адреса, установочный вход которого соединен с управляющим входом первого дешифратора, выходом первого элемента И и установочным входом буферного регистра, первый вход которого подключен к выходу второго блока элементов И, второй вход соединен с четвертым выходом первого блока памяти, адресный вход которого подключен к выходу первого дешифратора, вход которого соединен с выходом регистра адреса, выход буферного регистра соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу второго элемента И, первый вход которого соединен с первым входом первого элемента И, а через элемент НЕ с первым входом третьего элемента И и с выходом четвертого. элемента И, входы которого подключены к выходам счетчика микрокоманд, счетный вход которого соединен с первым выходом второго блока памяти, второй выход которого подключен к первому входу второго блока элементов И, второй вход которого подключен к входу логических условий устройства, а третий вход второго блока элементов И соединен с третьим и четвертым выходами второго блока памяти, пятый выход которого соеди9 9437 нен с выходом микроопераций устройства, вход второго блока памяти соеди нен с выходом второго дещифратора, управляющий вход которого подключен к выходу третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов и через первый элемент. задержки - с вторым входом первого элемента И а выход первого элемента задержки соединен 10 через второй элемент задержки с вторым входом второго элемента И, о тл и ч а ю щ е е с я тем, что, с це.". лью повыаения надежности, дополнительно содержит счетчик эквивалентной З последовательности, узел контроля чет. ности, третий, четвертый, пятый и Шестой блоки элементов И, блок элементов И 19, пятый и вестой элементы И, элемент ИЛИ и триггер, причем пятый щ выход второго блока памяти соединен с входом узла контроля выход которого подключен к первому входу элемента ИЛИ, второй вход которого соеди; нен с входом отказа операционного Ь блока устройства, а выход " с единичным входом триггера, нулевой вход которого подклочен к установочному входу счетчика эквивалентной последовательности и к аестому выходу вто- рого блока памяти, третий и четвертые выходы которого соединены соответственно с первыми входами третьего и четвертого блоков элементов И, к вторым входам которых подключены седьмой выход второго блока памяти,28 1 Оа третьи входы соединены с единичным выходом триггера, с инверсным входом пятого элемента И, с первым входом щестого элемента И, а также с инверсным входом пятого блока элементов И я с первым входом аестого блока элементов И, второй вход которого подключен к выхЬду счетчика эквива-; лентной последовательности, а выходк первому входу блока элементов ИЛИ, второй вход которого соединен с выходом пятого блока элементов И, вход которого подключен к выходу счетчика. адреса, вцход блока элементов ИЛИ соединен с входом второго дещифратора второй вход аестого элемента И .соединен с входом пятого элемента И и с первым выходом второго блока памяти, выходы пятого и шестого элементов И соединены с счетными входами счетчиков адреса и эквивалентной последовательности соответственно) выходы третьего и четвертого блоков элементов И подключены к информационным входам счетчика микрокоманд и счетчика эквивалентной последовательности соответственно. Источники .информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРпо заявке И 2806113/18-24,кл. С 06 Р 9/22) 19792. Авторское свидетельство СССРУ. 482744) кл. С 06 Р 9/22 1972 (прототип).ста Техре 8Тиражрственизобре лини 31 П ного комитета СССР тений и открытий Раушская наб. 8. г. Ужгород, ул, ПроИ Госуд о делам Москва ППП "Патейт",тель Л. ЛогацеИ. Рейвес ороектор У, Поодписное тна