Способ и схема обработки бинарной информации, содержащейся в сигнале трех уровней

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских,СоциалистическихРеспублик 926638 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 202938 ЧССР 1) Дополнительно авт. сви У(32) 28,03 (ЗЗ) ЧССР С Об Р 3/00 осударствеииый комите СССР ио делам изобретений и открытийРЧ 2038-79 53) УЛ ь 17 убликовано 07. 05. лле Дата опубликова писания 1 7058 ИностранцывелСловачек и Карел Бар (ЧССР) 2) Авторы изобретен нное предприятиеустав математицких с(54) СПОСОБ И СХЕМА ОБРАБОТКИ БИНАРН ИНФОРМАЦИИ, СОДЕРЖЩЕЙС Я В СИГН ТРЕХ УРОВНЕЙ способ трех у ачи бин ьной те оизводс для пер ыми устр ьших ра овней,рнойникевендачийствастояИзобретение касается а и схемы обработки сигнала р используемого для перед а информации в вычислител х по зданиям и большим пр т ным объектам, особенно е между ЭВМ и периферийн о ми, находящимися на бол с ниях от ЭВМ.Известен способ, в котором используют прямое разграничение временной последовательности комплементарных уровней сигнала трех уровней после обработки в компараторах напряжения разделением на два канала с уровнями ТТЛ и переменным блокированием указанных ветвей моностабильными схемами в зависимости от полярности первой части бита так, что имПульс с точки зрения времени соответствующий второй части бита появится лишь на выходе одного канала по логическому содержанию бита.Недостатком устройства для реализации известного способа является Нестойкость к помехам, которые могут проникать. даже к входам обоих каналов, или же могут блокировать путь положительного сигнала. Известен также способ, в которомиспользуют косвенное разграничениевременной последовательности компле.ментарных уровней .сигнала трех уровней путем преобразования на простойтреугольный сигнал с помощью интегратора, причем моментальная полярность таким образом полученного .сигнала соответствует очереди уровнейнапряжения сигнала трех уровней,т,е. также логическому содержанию,бита.Недостатком является то, что устройство для реализации известного.способа требует сигнала трех уровнейс нулевым средним значением..Предлагается способ обработкибинарной информации, содержащейся 0 в сигнале трех уровней образованномвременной последовательностью положительных, отрицательных и нулевыхуровней напряжения с определеннымпостоянным временем продолжения нулевых уровней, отдельные биты которого созданы последовательностьюположительного, отрицательного и нулевого уровней в рамках последовательности одного бита, использующегообработку сигнала трех уровней в5 1 О 65 руюцим входом первого элемента задвух компараторах напряжения, решающие уровни которых определены источником порогового напряжения, причем в зависимости от полярности принимаемого уровня напряжения сигналатрех уровней возникает простой импульс на выходе первого или второгокомпараторов напряжения, сущностькоторого заключается в том, что спомощью переднего фронта первогополученного таким образом импульсана выходе одного из пары компараторов напряжения запускается перваясхема задержки, которая генерируетимпульс с уменьшением времени, чемвремя импульса на выходе компараторанапряжения, соответствующего первому уровню напряжения в рамках последовательности одного бита сигналатрех уровней, а с помощью заднегофронта импульса от первой схемы задержки реализуется первичная записьлогических уровней от выходбв обоихкомпараторов напряжения в,первуюпару однобитных памятей при условии,что состояния выходов компараторовнапряжения в момент первичной записи являются взаимно инверсионными,причем в каждом другом случае запись не реализуется и однобитныепамяти останутся в исходном положении подготовленными к приему; в случае, если запись произошла, запускается вторая схема задержки генерирующая импульс, задний фронт которого определяется ко времени появления регулярного импульса на выходе второго из пары компараторовнапряжения, соответствуюцего уровнюнапряжения противоположной полярности в рамках последовательности тогоже бита сигнала трех уровней, и спомощью, заднего фронта импульса отвторой схемы задержки реализуетсявторичная запись логических уровнейот выходов обоих компараторов напряжения во вторую пару однобитныхпамятей при условии, что состояние выхода каждого компаратора напряжения в момент вторичной записи является инверсионным по отношению к предшествующему состоянию, записанному в первой паре однобитныхпамятей, а в каждом другом случае запись не реализуется и все одно" битные памяти проводятся в исходное положение или после окончания импульса от второй схемы задержки, или после окончания импульса на выходе хотя бы одного компаратора напряжения, причем в случае, если :запись реализована, все однобитные памяти прбводятся в исходное состояние после окончания импульса на выходе второго из пары компараторов , напряжения и этим самым достигается обработка информации путем получения импульса на выходе одной из второй 15 20 25 ЗО 35 40 45 50 55 60 пары однобитных памятей по логическому содержанию принятого бита.Изобретение обеспечивает уменьшение вероятности возникновения ошибочной обработки, которая может возникнуть на основе случайной помехи на линии передачи под влиянием использованного моделирующего принципа и логического обеспечения, подавляющего обработку неправильной последовательности полярностей напряжения сигнала трех уровней. Для реализации способа обработки бинарной информации, содержацейся в сигнале трех уровней, служит соецинение с симметрирующим элементом и двумя компараторами соответственно изобретению, сущность чего заключается в том, что выход. первого компаратора напряжения соединен с прямым входом первой логической ингибиторной схемы, а первым входом первой логической суммирующей схемы, с ингибиторным входом второй логической ингибиторной схемы и с первым входом схемы для логической функции отрицания суммы, выход второго компаратора напряжения соединен с ингибиторным входом первой логической ингибиторной схемы, со вторым входом первой логической суммирующей схемы, с прямым входом второй логической ингибиторной схемы и со вторым входом для логической функции отрицания суммы, выход первой логической суммирующей схемы соединен с запускающим входом первого замедляюцего элемента, выход первого элемента задержки соединен с временными входами первой и второй однобитной памяти, выход первой индикаторной логической схемы связан с входом данных первой однобитной памяти и первым входом первой логической схемы произведения, выход второй логической ингибиторной схемы связан с входом данных второй однобитНой памяти и с первым входом второй логической схемы произведения, выход данных первой однобитной памяти соединен с первым входом второй логической суммирующей схемы и со .вторым входом второй логической схемы произведения, выход данных второй однобитной памяти соединен со вторым входом второй логической (однобитной памяти) суммирующей схемы и со вторым входом первой логической схемы произведения, выход второй логической суммирующей схемы соединен с запускающим входом второго элемента задержки, выход второго элемента задержки соединен с временными входами третьей и четвертой однобитной памяти, далее с третьим входом схемы для логической функции отрицания суммы и с блокидержки, выход первой логической схемы произведения соединен с выходомданных третьей однобитной памятии выход второй логической схемыпроизведения соединен с входом данных четвертой однобитной памяти,выход схемы для логической функцииотрицания суммы связаны с нулирующими входами всех однобитных памятей,выходы третьей и четвертой однобитных памятей являются выходами простых импульсов для обработки бинарнойинформации, содержащейся в сигналетрех уровней на входе симметрирующего элемента. 40 15Иа чертеже дана блок-схема, реализующая предлагаемый способ.Сигнал трех уровней поступает на вход 20 симметрирующего элемента 1, первый вход которого 21 соединен с первым входом 24 первого компаратора 3 напряжения и второй выход 22 соединен с первым входом 28 второго компаратора 3 напряжения и второй вход 27 второго компаратора 4 напряжения соединен с выходом 23 источника 2 порогового напряжения. Выход 26 первого компаратора 3 напряжения соединен с прямым входом 30 первой логической ингибиторной схемы 5, с первым входом 33 первой логической суммирующей. схемы б, с ингибиторным входом Зб,второй логической ингибиторной схемы 7 и с первым входом 71 схемы 17, которая реализует логическую функцию отрицания суммы. 35 Выход 29 второго компаратора 4 напряжения связан с ингибиторным входом 31 первой логической ингибиторной схемы 5, со вторым входом 34 первой логической суммирующей схемы б с прямым входом 37 второй инги. биторной схемы 7 и со вторым входом 70 схемы 1 7, которая реализует логическую функцию отрицания суммы, выход 35 первой логической суммирую щей схемы б соединен с запускающим входом 39. первого замедляющим элементом 8, выход 41 первой схемы 8 задержки соединен с задним фронтом через реагирующие часовые входы 43 и 46 первой и второй однобитной памяти 9 и 10, выход 32 первой ингибиторной схемы 5 связан со входом данных 42 первой однобитной памяти 9 и с первым входом 50 первой логической 11 схемы произведения, выход 38 второй логической ингибиторной схемы 7 связан со входом данных 47 второй однобитной памяти 10 и с первым входом 57 второй логической схемы 13 произведения. Выход данных 60 45 первой однобитной памяти 9 связан с первым входом 53 второй логической суммирующей схемы 12 и со вторым входом 56 второй логической схемы 13 произведения, Выход данных 65 49 второй однобитной памяти 10 соединен со вторым входом 54 второй логической суммирующей схемы 1 2 и со вторым входом 51 первой логической схемы 11 произведения, выход 55 второй логической суммирующей схемы 12 связан с запускающим входом 59 второго элемента 14 задержкиВыход 60 второго элемента 14 задержки соединен с задним фронтом через реагирующие часовые входы 62 и 65 третьей и четвертой однобитной памяти 15 и 16, далее с третьим входом 69 схемы 17, которая реализует отрицание суммы и с блокирующим входом 40 первого элемента 8 задержки, выход 52 первой логической схемы 1 1 произведения связан со входом данных 61 третьей однобитной памяти. 15 и выход 58 второй логической схемы 13 произведения связан со входом данных 66 четвертой однобитной памяти 16, Выход 72 схемы 17, которая реализует отрицанием суммы соединен с нулируюЫими входами 44, 48, 63, 67 всех однобитных памятей 9, 10, 15, 16. Выходы 64 и 68 третьей и четвертой однобитной памяти 15 и 16 являются выходами, с которых принимается обработанная бинарная информация,В примере подключения симметрирующий элемент 1 разделяет входной сигнал трех уровней на два комплементарные сигнала, моментальный уровень напряжения которых сравнивается в компараторах 3 и 4 с напряжением, поступающим от источника 2 порогового напряжения. На выходах 26 и 29 компараторов 3 и 4 в случае, если соответствующий входной сигнал превышает значение порогового напряжения, то появляется бинарный сигнал в виде простого импульса. Первым таким образом, полученным бинарным сигналом через первую суммирующую схему б в первом замедляющем элементе 8 генерируется моделирующий сигнал, который влияет на временные входы 43 и 46 первой и второй однобитной памяти 9 и 10 во время, соответствующее первому ненулевому уровню сигнала трех уровней. Входы данных 42 и 47 первой и второй однобитной памяти 9 и 10 от выходов 26 и 29 первого и второго компаратора 3 и 4 напряжения отделены первым и вторым ингибиторным элементом 5 и 7, которые обеспечивают запись состояния выходов 26 и 29 в первую и вторую однобитную память 9 и 10 лишь при условии, что в момент моделирования логические уровни, находящиеся на выходах 26 и 29 компараторов 3 и 4 взаимно инверсионны, В каждом ином случае состояние первой пары однобитных памятей 9 и 10 остается без измене9266 38 8 ния, и схема приведется в исходноеположение, Записью активного уровняв любую из первой пары памятей 9и 10 через вторую суммирующую схему12 во втором замедляющем элементе14 генерируется моделирующий сигнал,который влияет на временные входы62 и 65 третьей и четвертой однобитной памяти 15 и 16 во времени, соответствующем второму ненулевомууровню сигнала трех уровней. Параллельно в течение времени между первым и вторым моделированием черезблокирующий вход 40 блокируетсяпервый замедляющий элемент 8 с выхода 60 второго замедляющего элемента14.,На вход данных 61 третьей однобитной памяти 15 оказывает влияниелогический сигнал, образованный логическим умножением сигналов от выхода 32 первой ингибиторной схемы 5и от выхода 49 второй однобитнойпамяти 10 и поэтому состояние третьейоднобитной памяти 15 меняется на активный уровень только при условии,что в момент второго моделированияна выходе 26 первого компаратора 3имеется активный уровень и одновременно на выходе 29 второго компаратора 4 неактивный уровень и одновременно на выходе 49 второй однобитнойпамяти 10 имеется активный уровень.На вход данных 66 четвертой однобитной памяти 16 влияет логический сигнал, образованный логическим умножением сигналов от выхода 33 второйлогической ингибиторной схемы 7 иот выхода 45 первой однобитной намяти 9, таким образом состояние четвертой однобитной памяти 16 меняется на активный уровень только приусловии, что, в момент второго моделирования на выходе 29 второго компаратора 4 напряжения имеется активный уровень и одновременно на выходе 26 первого компаратора 3 напряжения неактивный уровень и одновре-менно на выходе 45 первой однобитнойпамяти 9 имеется активный уровень,В каждом ином случае состояние второй пары однобитных памятей 15 и 16остается без изменения и схема приведется в исходное состояние. Вслучае регулярной формы входногосигнала трех уровней активный уровень остается на выходах 64 и 68второй пары однобитной памяти 15 и16 с момента второго моделированиядо исчезновения ненулевых уровнейнапряжения сигнала трех уровней,когда все однобитные памяти 9, 10, 15,16 сброшены сигналом от выхода 72логической схемы 17 отрицания суммые Формула изобретения 1. Способ обработки бинарной ин формации, содержащейся в сигналетрех уровней, который состоит иэвременной последовательности положительных, отрицательных и нулевыхуровней напряжения с определенным 15 постоянным временем продолженияненулевых уровней, в которой отдель- .ные биты образованы последовательностью положительного, отрицательного и нулевого уровней в рамках последовательности одного бита, использующего обработку сигнала трех уровней в двух компараторах напряжения,решающие уровни которых определеныисточником порогового напряжения,причем в зависимости от полярностипринимаемого уровня сигнала трехуровней возникает простой импульс навыходе первого или второго компараторов напряжения, о т л и ч а ю щ и йс я тем, что, с помощью переднегофронта первого полученного таким образом импульса на выходе одного иэпары компараторов напряжения запус-.кается первая схема задержки, котораягенерирует импульс с меньшим времеЗ 5 нем, чем время импульса на выходекомпаратора напряжения, соответствующего первому уровню напряжения врамках последовательности одногобита сигнала трех уровней, а с по мощью заднего фронта импульса от первой схемы задержки реализуется первичная запись логических уровнейот выходов обоих компараторов напряжения в первую пару однобитныхпамятей при условии, что состояниявыходов компараторов напряжения вмомент первичной записи являютсявзаимно инверсионными, причем в каждом другом случае запись не реали зуется и однобитные памяти останутся в исходном положении подготовленными, к приему; в случае, если записьпроизошла, запускается вторая схемазадержки, которая генерирует импульс,задний фронт которого определяетсяко времени появления регулярногоимпуЛьса на выходе второго из парыкомпараторов напряжения, соответствующего уровню напряжения противоположной полярности в рамках последоЬ 0 вательности того же бита сигналатрех уровней, и с помощью заднегофронта импульса от второй схемы заЬ 5 Способ обработки сигналов трех уровней можно использовать при передаче данных по симметрическим и несимметрическим линиям и в телеметрических передачах. Из-за повышеннойпомехозащищенности предлагаемыйспособ является выгодным также дляуправления обрабатывающими машинами,держки реализуется вторичная записьлогических уровней от выходов обоихкомпараторов напряжения во вторую45 пару однобитных памятей при условии, что состояние выхода каждого компаратора напряжения в момент вторичной записи -является инверсионным по отношению к предшествующему состоянию, записанному в первой паре однобитных 5 памятей, а в каждом другом случае запись не реализуется и все однобитные памяти привоцятся в исходное положение или после окончания импульса от второй схемы задержки, или, 10 после окончания импульса на выходе хотя бы одного компаратора напряжения, причем в случае, если запись была реализована, все однобитные памяти приводятся в исходное положе ние после окончания импульса на выходе второго из пары комнараторов напряжения и этим самым достигается обработка информации путем получения простого импульса на выходе одной из второй пары однобитных памятей по логическому содержанию принятого бита.2. Схема для осуществления способа по п. 1 с симметрирующим элементом и двумя компараторами, о т л ич а ю щ а я с я тем, что выход 26 первого компаратора напряжения 3 сое единен с пряМЫа входом 30 первой логической ингибиторной схемы 5, с пер. вым входом 33 первой логической суммирующей схемы 6, с ингибиторным входом 36, второй логической ингибиторной схемы 7 и с первым входом 71 схемы 17 для логической функции отрицания суммы, выход 29 второго35 компаратора напряжения 4 соединен с ингибиторным входом 31 первой логической ингибиторной схемы 5, со вто-. рым входом 34 первой логической суммирующей схемы 6, с прямым входом 40 37 второй логической ингибиторной схемы 7 и со вторым входом 70 схемы 17 для логической функции отрицания суммы, выход 35 первой логической суммирующей схемы 6 соединен с запускающим входом 39 первого элемента задержки 8, выход 41 первого элемента задержки 8, соединенс часовыми входами 43.и 46 первой и второй однобитной памяти 9 и 10 выход 32 первой ингибиторной логической схемы 5 связан с входом данных 42 первой однобитной памяти 9 и с первым входом 50 первой логической схемы произведения 11, выход 38 второй логической ингибиторной схемы 7 соединен с входом данных 47 второй однобитной памяти 10 и с первым входом 57 второй логической .схемы произведения 13, выход данных 45 первой однобитной памяти 9 соединен с первьм входом 53 второй логической суммирующей схемы 12 и со вторым входом 56 второй логической схемы произведения 13, выход данных 49 второй однобитной памяти 10 соединен со вторым входом 54 второй логиче"кой суммирующей схемы 12 и со вторым входом 51 первой логической схемы произведения 41, выход 55 второй логической суммирующей схемы 12 соединен с запускающим входом 59 второго элемента задержки 14, выход 60 второго элемента задержки 14 связан с часовыми входами 62 и 65 третьей и четвертой однобитной памяти 15 и 16 далее с третьим входом 69 схемы 17 для логической функции отрицания суммы и с блокирующим входом 40 первого элемента задержки 8, выход 52 фпервойлогической схемы произведения 11 соединен с выходом данных 61 третьей однобитной памяти 15 и выход 58 второй логической схемы произведения 13 соединен с входом данных 66 четвертой (функции отрицания суммы ) однобитной памяти 16, выход 72 схемы 17 для логической Функции отрицания .суммы связан с нулирующим входами всех однобитных памятей, выходы 64 и 68 третьей и четвертой однобитных памятей 15 и 16 являются выходами простых импульсов для обработки бинарной информации, которая содержится в сигнале трех уровней на входе 20 симметрирующего элемента 1.Признано изобретением по результатам экспертизы, осуществленной Ведомством по изобретательству Чехословацкой Социалистической Республики,926 В За Т Барскаятелевич оставит ехред Ж р М, Демчн Корр екодписноеСССР 4/ атентф,Ужгород, ул. Проектна П фил едактор Н, Ковал Закаэ 2982/41 ВНИИПИ Гос по дела 1,13035, Москв