Устройство цикловой синхронизации

. Союз СоветскикСоциалистическиеРеспублик ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУно делам изобретений и открытий(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИ ами регистра сдвит делителя ига явля ты, вход регистраинформационным вхо Недостатком устр тсяС 11. ом устройства йства являетси низкая пом малое быстродействис тойчивос ть.Бель изобретенияодействия и помехоуДля достижения хоысэ - повышение стойчивости, укаэанной цел Изобретение относится к электросвя=зи и может быть использовано для циклового фаэирования систем передачидискретных сигналов,Известно устройство цикловой синхронизации, содержашее регистр. сдвига, выходы которого через дешифратор подключены к информационным входам первогои второго анализаторов, к тактовому входу первого анализатора подключен соответствующий выход распределителя импульсов, выходы первого анализатораподключены соответственно к тактовымвходам первого и второго накопителей,выход второго анализатора соединен через блок управления со сбросовым входом делителя частоты, выход которогосоединен с тактовым входом второгоанализатора, третьего накопителя и спервым входом блока совпадения, к второму входу которого подключен выход третьего накопителя, я выход блока совпаденияподключен к установочному входу распределителя импульсов, тактовый вход которого объединен с тактовыми вхоустройство цикловой синхронизации, содержашее регистр сдвига, выходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу 15первого анализатора подключен соответствуюший выход распределителя импульсов, выходы первого анализатора подключены соответственно к тактовым входам первого и второго накопителей, выходвторого анализатора соединен через блокуправления со сбросовым входом депттеля частоты, выход которого соединенс тактовым входом второго анализатора,3 924892 4на тактовый вход устройства - последовательность тактовых импульсов, следуюших с частотой поступления принимаемых элементов.Если момент включения устройствасовпал во времени с поступлением навход регистра 4 сдвига фазируюшей комбинации, то сигналы на выходах последнего такта распределителя импульсов 6 ства, введены последовательно соединен О и делителя 5 совпадают во времени ссигналом на выходе дешифраторв 3, вследствие чего на выходе анализатора 2 выходной сигнал не формируется, а напервом выходе анализатора 1 в каждомцикле приема фазируюшей комбинацииформируются сигналы, заряжающие накопитель 7. При поступлении на его входКс игнала накопитель заряжается и сигнал,с его выхода сбрасывает триггер 12 внулевое состояние, вследствие чего блоКсовпадения 11 оказывается закрытымпо третьему входу для прохождения сигналов нв установку распределителя импульсов 6 для работь 1 нв новой временчнои позиции, т. е. устройство находитсяв состоянии синхронизации.Если момент включения устройстване совпал с моментом приема из каналасвязи фазируюшей комбинации, то первыйже сигнал на выходе дешифратора 3 проходит на блок 10 управления, возвращаяего в исходное состояние. Сигнал с выхода блока управления 10 переводит делитель 5 в нулевое состояние, вследствиечего анализатор 2 проверяет поступлениесигнала с выхода дешифратора 3 нь новойвременной позиции. третьего накопителя и с первым входом облока совпадения, к второму входу которого подключен выход третьего накопителя, а выход блока совпадения подключен к установочному входу распределителя импульсов, тактовый вход которого ооъединен с тактовыми входами регистра сдвига и делителя частоты, а вход рет;истра сдвига является входом устройВые реша 1 оший блок, коммутвтор и триггер, в также формирователь сигналафСброс", при этом выходы регистрасдвига подключены к входам решаюшегоблока, к другой группе входов коммутатора подключены выходы второго накопителя, первый вход сброса которогообъединен с соответствуюшими входамипервого накопителя, триггера и решаюшего блока и соединен с выходом блока 20совпадения, к третьему входу которогоподключен выход триггера, к другомувходу сброса которого подключен выходпервого накопителя, к другому входусброса которого подключен второй выход первого анализатора и управляюшийвход решающего блока, другой вход сброса которого объединен с соответствуюшим входом второго накопителя и с первым выходом первого анализатора, инфор-Зпмационный вход которого объединен синформационным входом блока управления,выход которого соединен с входом сбросатретьего накопителя, причем выход формирователя сигнала Сброс" соединен сустановочным входом блока управленияи с другим установочным входом триггера. На чертеже изображена структурная электрическая схема устройства цикловой синхронизации.Устройство цикловой синхронизации, содержит анализаторы 1 и 2, дешифратор 3, регистр 4 сдвига, делитель 5 частоты, распределитель 6 импульсов, накопители 7, 8 и 9, блок 10 управления, блок 11 совпадения, триггер 12, коммутатор 13, решающий блок 14 и формирователь 15 сигнала "Сброс",Устройство работает следуюшим образом.В момент включения устройства сит- пал с выхода формирователя 15 устанавливает триггер 12 в единичное состояние и подготавливает блок управления 10 к работе, На вход регистра 4 сдвп.а поступает последовательность принимаемых элементов сообщения, а В случае, если сигнал, прошедший на зыход блока 10 управления, является синхросигналом, то он формируется на выходе дешифратора 3 на одной и той же временной позиции в каждом цикле принимаемого сигнала и совпадает во времени с сигналом на выходе делителя 5. Б этом случае сигналы на выходе анализатора отсутствуют, а сигналы с выхода делителя 5 заряжают накопитель 9, При поступлении на вход накопителя 9 К импульсов на его выходе формируется уровень напряжения, открывающий блок совпадения 11 по второму входу, вследствие чего сигнал с выхода делителя 5 проходит на выход блока 11 совпадения, устанавливая распределитель 6 импульсов в новое исходное состояние и сбрасывая триггер 12 в нулевое состояние, Начиная с этого момента временИ, устройство приняло решение о вхождении в синхро92489 низм, при этом сигналы с выхода последнего такта распределителя 6 совпадают во времени с сигналами на выходах дешифратора 3 и делителя 5.В случае, если сигнал, прошедший на выход блока 10 управления, не является синхросигналом, то в одном из следующих циклов передачи он не совпадает во времени с сигналом на выходе делителя 5,. вследствие чего на выходе анализатора 22 о формируется сигнал, устанавливающий блок 10 управления в состояние готовности к работе, которое сохраняется до момента выделения дешифратором 3 сигнаЛа об обнаружении комбинации, ана логичной фазирующей. Сигнал с выхода дешифратора 3 проходит через блок 10 управления возвращая его в исходное:остояние, и сбрасывает делигель 5 и юкопитель 9 в исходное состояние. Вследро ;твие этого анализатор 2 начинает конъоль импульсов на новой временной позиции цикла. Далее процесс работы аналсьгичен вышеописанному,25В состоянии синхронизма сигнал на выходе дешифратора 3 в каждом цикле принимаемъи сообщений совпадает во времени с сигналами на выходе делителя 5 и выходе последнего такта распределителя 6.30 В случае нарушения синхронизма при сбое в работе передающие части системы передачи и приемной части аппаратуры в; момент поступления сигнала с выхода последнего такта распределителя 6 в регистре сдвига 4 оказывается записанной комбинация, значительно отличающаяся от фазирующей, а на втором выходе анализатора 1 формируется сигнал несовпадения. Вследствие этого решающий блок 14 определяет насколько принятый сигнал отличается от фазирующей комбинации, осуществляет усреднение этой величины за несколько циклов приема и в соответствии с полученной величиной формируют сигнал на определенной выходной шине. В зависимости от того, на какой из выходных шин решающего блока 14 форьп- руется выходной сигнал, коммутатор 13 осуществляет соединение своей выходной шины с соответствующим выходом накопителя 8. Одновременно с этим сигналы со второго выхода анализатора 1 осу ществляют последовательный заряд на 55 копителя 8.Таким образом, сигналы с выхода решающего блока 14 автоматически устанавливают в зависимости от степени 2 6несовпадения структуры фазирующей комбинации со структурой проверяемойскомбинации в регистре сдвига требуемый коэффициент накопления накопителя 8, те. определяют число циклов проверки отсутствия фазирующей комбинации на прежней временной позиции, устройство принимает решение о потере синхронизма и готово к запуску распределителя 6 на новой временной позиции. Параллельно с этим процессом происходит поиск синхронизируюшей комбинации цепью,состоящей из анализатора 2 блока 10 управления, делителя 5 и накопителя 9. При заряде накопителя 9 блок 11 совпа дения открывается по второму входу, вследствие чего сигнал с выхода делителя 5 через блок 1 1 совпадения устанавливает распределитель 6 в новое исходное положение, а также переводит а нулевое состояние накопители 7 и 8, григгер 12 и решающий блок 14, Если новое исходное состояние распределителя 6 не является синхронным с циклом принимаемых элементов сообщения, то процесс установления синхронизма повторяется. В случае, если нарушение синхронносинфазного поступления фазирующей комбинации произошло из- за воздействия помех в канале связи, устройство работает. следующим образом.В момент поступления сйгнала с выхода последнего тактараспределителя 6 в регистре 4 сдвига оказывается комбинация, незначительно отличающаяся от фазируюшей, а на втором выходе анализатора 1 формируется сигнал несовпадения, который записывает единипу в накопитель 8. Вследствие этого решающий блок 14 формирует выходной сигнал на определенной шине, а коммутатор 13 осуществляет коммутацию своей выходной шиной с одним из последующих выходов накопителя 8. Поэтому еше до момента формирования сигнала на выходной шине коммутатора 13 анализатор 1 обнаруживает фазируюшую комбинацию на прежней временной позиции, а на его первом выходе формируется сигнал, сбрасывающий накопитель 8 и решающий блок 14 .в нулевое состояние и записывающий единицу в накопитель 7.Таким образом, ошибочная установка распределителя 6 в новое исходное состояние не произошла и устройство сохраняет синхронно-синфазную работу с принимаемыми циклами информации, 924892 8т 1 акопитепь 7 выполняет футпсциттдополнительной защиты устройства отошибочной установки распределителя 6и новое исходное состояние. Так, вслучае, если триггер 12 установлен в 5единичное состояние сигналом с выходаформирователя 15 или с выхода коммутатора 13, т, е. принято решение опотере синхронизма, а параллельнойцепью контроля синхросит цала (анали Озатор 2, блок управления 3.0, делитель5 и накопитель 9) все еще не обнаруженаустойчиво повторяющаяся в каждом щтклена одних и тех же новых позициях комбинация, аналогичная фазирующей, тооонаружение подобной комбинащти напрежних временных позициях, осуществленное анализатором. 3. в течение К,тппс 1 та подряд, приведет к заряду накопителя 7, сигнал с выхода которото 2 Осбросит триггер 12 в ноль, Вследствиечего сохранится синхронно-сицфезцаяработа устройства ца прежних временных позцщих,Введение формирователя сброса позволяет при первоначальном включенииустройстве или в случае сбоев в подачепитатощих напряжений открыть блок 13совпадения для установки распределителя в исходное синфазное состочние чОбез предварительного заряда накопителя 8, что уменьшает время несттнфазнойработы устройства и ведет к повышенктобыс тродейс твия и помехоус тойчивос тифезировапня,1-аличие решающего блока 34, коммутатора 18 и триггера 3.2 в предлагаемом устройстве позволяет повысить бьтстродействие и помехоустоичивость восста 40 новления синхронизма путем введения зависимости числа циклов проверки поступления фазирующей комбинащти (времени поддержания синхронизма на прежних временных позициях цикла) от сте 45 пени несоответствия контролируемой комбинации принимаемых элементов сообщения фазируютцей комбинации, т. е, введения усредненного за несколько циклов по степени несоответствия критерия различения искаженной фазирукнцей комбинации5 О от случая временного сбоя в работе передатощей части системы передачи.В случае значительных отличий контролируемой комбинации от фазирующей в течение нескольких циклов проверки (что необходимо для уменьшения вероятности ошибки от воздействия групповых помех, так называемых пакетов ошибОк) устацовка триггера 12 в единичнос состояние ( т. е. подготовка блок а 1 1 совпадения для установки респределитетФ 6 в исходное состояние) производится через меньшее число проверок несовпадения циклов работы распределителя, так как в этом случае выше вероятность того, что произошел временной сбой устройства, чем в случае малых отличий контролируемой комбинации от фазирующей, когда выше вероятность того, что сбоя в работе устройства не произошло,. а отсутствие фазирующей комбинации вызвано помехами в канале связи.Отсюда следует, что предлагаемое устройство обеспечивает в сравнении с известными устройствами повьпиецие помехоустойчивости и быстродействия фазировация.Формула изобретения устройство щткловой синхронизации,содержащее регистр сдвига, выходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу первого анализаторе подключен соответствутопцй выход распределителя импульсов, вьходы первого анализатора подключены соответственно к тактовым входам первого и второго накопителей, выход второго ацелизатора соединен через блок управления со сбросовым входом делителя частоты, выход которого соединен с тактовым входом второго анализатора, третьего накопителя и с первым входом блока совпадения, к второму входу которого подключен выход третьего накопителя, а выход совпадения подключен к устацовбчному входу распределителя импульсов, тактовый вход которого объединен с тактовыми входами регистра сдвига и делителя частоты, а вход ретистра сдвига является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьпцения быстродействия и помехоустойчивости, в него введены последовательно соединенные решающий блок, коммутатор и триггер, а также формирователь сигнала "Сброс", при этом выходы регистра сдвиге подклточе 1 тьт к входам решающего блока, к другой группе входов коммутатора подключены выходы второго накопителя, первый вход сброса которого объединен с соответствующими входами первого накопи924802 10вход которого объединен с информационным входом блока управления, выход кэ.торого соединен с входом сброса третьего накопителя, причем выход формирователи сигнала Сброс" соединен с установочным входом блока управления и с другим установочным входом триггера. теля, триггера н решающего блока исоединен с выходом блока совпадения,к третьему входу которого подключенвыход триггера, к другому входу сбросакоторого подключен выход первого накопителя, к другому входу сброса которого подключен второй выход первогоанализатора и управляющий вход решающего блока; дургой вход сброса которогообъединен с соответствующим входом 1 Овторого накопители и с первым выходомпервого анализатора, информапионный Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР924892 э 2840/76 ливл ППП Пвтент,город, ул вниипи ирвж 68 одпис ктнвн, 4