Устройство цикловой синхронизации (его варианты)

Союз Советских Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ИТИЛЬСТВУ о 864586(51)М. Кл. Н 04 Ь 7/08 с присоединением заявки ЙоГосударственный комитет СССР во дмам изобретеиий и открытий5Известно устройство цикловой син- дхронизации, содержащее первый эле- смент И, регистр сдвига, выходи ко- кторого подключены ко входам первого хдешифратора, выход которого подклю- дчен к первому входу второго элемен-кта И, второй вход которого объе- мидинен с первыми входами первого эле- имента И, элемента НЕТ и первым вы- пуходом распределителя импульсов, прк- ичем выход элемента НЕТ подключен к 15 нпервому входу первого накопителя, к говторому входу которого подключен вы- лход второго накопителя, а также блок чвыделения тактовой частоты и кодо ввый разделитель, первый вход которо.- 20 дго объедкнен со входами регистра нсдвига и блока выделения .тактовой ча- гостати, выход которого подключен к дпервому входу распределителя импуль- псов, выходы которого подключены со кответственно ко входам кодового раз- рделителя 1.вОднако это устройство обладает низ- ткой помехоустойчивостью и низким бы- рстродействкем. 30 в Изобретение относится к передаче данных к может использоваться в синхронных системах передачи разного типа. Цель изобретения - цовьааение быстродействия и помехоустойчивости.Цель достигается тем, что в устойство цикловой синхронизации, соержащее.первый элемент И, регистр двига, выходы которого подключены о входам первого дешифратора, выод которого подключен к первому вхоу второго элемента И, второй вход оторого объединен с первыми входапервого элемента И, элемента НЕТпервым выходом распределителя имльсов, причем выход элемента НЕТ одключен к первому. входу первого акопителя, к второму входу котороподключен выход второго накопитея, а также блок выделения тактовой астоты и кодовый разделитель, перый вход которого объединен со вхоами регистра сдвига и блока выделеия тактовой частоты, выход котороподключен к первому входу распреелителя импульсов, выходы которого одключены соответственно ко входам одового разделителя, введены втоой дешифратор, блок проверки чередоания кодов и элемент ИЛИ, выход ко орого подключен к второму входу аспределителя импульсов, при этом ходы второго дешифратора объединены864586 О 20 25 ЗО 40 соответственно со входами первогодешифратора, а выход второго дешифратора пог, очен к второму входу первого элемеа И, выход которого подключен к первому входу блока проверки чередования кодов, к второму итретьему входам которого подключенысоответственно выход второго элемента И и второй выход блока выделениятактовой частоты, а выход блока проверки чередования кодов подключен кпервому входу элемента ИЛИ, третьемувходу первого накопителя, второмувходу элемента НЕТ, а также к первому входу второго накопителя, к второму и третьему входам которого подключены соответственно выход элементаНЕТ и первый выход первого накопителя, .второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подключены к соответствующим входам кодового разделителя.Кроме того, блок проверки чередования кодов содержит элемент ИЛИ, а также две цепи, каждая из которых состоит из последовательно соединенных триггера, первого элемента И и второго элемента И, выходы каждого .яз которых подключены к первым входам триггеров соответствующей цепи, при этом выходы.первых элементов И каждой цепи подключены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключен к второму входу первого элемента И второй цепи и является первым 35входом блока проверки чередованиякодов , а второй вход триггера второй цепи подключен ко второму входу первоГо элемента И первой цепи и,является вторым входом блока проверкичередования кодов, третьим входом которого являются объединенные вторые входы вторых элементов И каждой цепи. Причем в устройство цикловой синхронизации могут быть введены второй дешифратор, блок проверки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены со- уответственно со входами первого дешифратора, а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключенк первому входу блока проверки чередования кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередования кодов подключен к первомувходу элемента ИЛИ, третьему входупервого накопителя, второму входу Щэлемента НЕТ,. а также к.первому вхсду второго накопителя, к второму итретьему входам которого подключенысоотнетственно выход элемента НЕТ ипервый выход первого накопителя, вто- Я рой выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выходвторого накопителя подкяючены к соответствующим входам кодового разделителя. Кроме того, блок проверки чередования кодов содержит элемент ИЛИ и двецепи, каждая из которых состоит изпоследовательно соединенных триггера,и элемента И, выходы каждого из которых подключены к первому входу триггера соответствующей цепи и перномуи второму входам элемента ИЛИ, приэтом второй вход триггера первой цепи подключен к второму входу элемента И второй цепи и является первымвходом блока проверки чередованиякодов, а второй вход триггера .второй цепи подключен к второму входу элемента И первой цепи и является вторым входом блока проверки чередования кодов.На фиг. 1 приведена структурная электрическая схема устройства цикловой синхронйзации, где пунктирной линией показана связь, наличие или отсутствие которой соответствует первому или второму варианту устройства; на фиг.2 и 3 - варианты структурной электрической схемы блока проверки чередования колов.Устройство цикловой синхронизации (фиг. 1) содержит регистр сдвига 1, первый и второй дешифраторы 2 и 3, первый и второй элемент И 4 и 5, блок б проверки чередования кодов, элемент НЕТ 7, первый и второй накопители 8 и 9, элемент ИЛИ 10, распределитель импульсов 11, блок 12 выделения тактовой частоты и кодовый разделитель 13. Блокб проверки чередования кодов (фиг. 2) содержит элемент ИЛИ 14, а также дне цепи, каждая .из которых содержит триггер 15, первый элемент И 16, второй элемент И 17. Блок б проверки чередования кодон (фиг. 3) содержит элемент ИЛИ 18 и дне цепи, каждая из которых содержит триггер 19 и элемент И 20,Устройство работает следующим об. разом.Групповой цифровой сигнал(непрерывная последовательность бинарных единиц и нулей) поступает на регистр 1, кодовый разделитель 13 и блок 12 выделения тактовой частоты, который осуществляет выделение из группового сигнала тактовой частоты (частота те-. леграфирования), которая необходима для работы распределителя импульсов 11Поступающий групповой сигнал продвигается по разрядам регистра 1. С выхода регистра 1 комбинации прииимаемдс элементов сообщения(посылок) в параллельном коде поступают на входы дешифраторов. 2 и 4. Каждая комбинация симонолов на входах дешифраторов 2 и 3, аналогичная одной из фа40 В случае отсутствия Фазирующих комбинаций в следующих циклах работа продолжается аналогичным образом до тех пор, пока накопитель 8 не окажется заряженным. Появление до этого момента времени сигнала на выходе блока б т.е. обнаружение кОмбинаций на прежних временных позициях) приводит к сбросу ранее заряженного накопителя 8 в нулевое состояние. Этот же сигнал через элемент. ИЛИ 10 объединения проходит на распределитель импульсов 11, запуская его. Таким образом, устройство вновь переходит в режим синфазной работы.Если теперь вновь происходит кратковременное пропадение фазирующих комбинаций, то работа устройства ничем не отличается от описанной, т.е устройство вновь переходит в режим поддержания синфазной работы.При отсутствии сигналов на выходе блока б в Фрподряд следукщих зирующих комбинаций, вызывает формирование сигнала на выходе соответствукщего дешифратора 2 или 3.Если устройство на;одится в состоянии синхронизма, то отдельныесигналы с выходов дешифраторов 2 и 3совпадают по времени с тактовым сиг-.налом распределителя импульсов 11,поступающим один раз за цикл. Приэтом на выходах соответствующих элементов И 4 и 5 попеременно (черезодин цикл) появляются сигналы, соответствующие по времени моменту опоз,нания фазирующих комбинаций. Блок б осуществляет проверку чередованияпоступающих на его входы сигналов.Сигнал на выходе схем появляетсятолько при чередовании сигналов наее входе.При наличии сигналов в каждом цикле на выходе блока б сигналы на выходе элемента НЕТ отсутствуют. Поэтому накопитель 8 не заряжен и сигнална выходе накопителя 8 отсутствует, Так как в случае синфазной работы сигналы на входе элемента НЕТ 7присутствуют в каждом цикле, а сиг-, 75налы на выходе элемента НЕТ 7 отсутствуют, то накопитель 9 заряжается и на его выходе появляется сигнал синфазной работы. Этот сигналразрешает декодирование информации,поступающей в кодовый разделитель 13,и ее выдачу на выход разделителя 13,разрешает работу накопителя 8 (переводит его в режим готовности к поддержанию аинфаэной работы, т.е. разрежает заряд накопителя 8)и выдается наружу, т.е. на другие устройства приемной части аппаратуры, например индикацию.Кроме тогосигналы с выхода блока 6 поступают на элемент ИЛИ 10Выходные сигналы с выхода элементаИЛИ 10 осуществляют запуск распределителя импульсов 11, который управляет записью и декодированиеминформации в кодовом разделителе 13. 45Таким образом, запуск распределителяимпульсов 11 осуществляется один раэв начале цикла принимаемого группового сигнала в одни и те же моменты времени, т,е. устройство нахо дится в состоянии синфазной работы.Ложные синхрогруппы, аналогичные фазирующим комбинациям и выделенные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетания нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на входе элементов И 4 и 5, Формируемым один раэ за цикл и, следовательно, не проходят через элементы И 4 и 5 и не уча ствуют в процессе работы блока 6, накопителей 8 и 9 и разделителя импульсов 11При кратковременных искажениях Фаэирующих комбинаций например, из-за 65 воздействия помех или при сбоях синхронизации в системах более высокого порядка) сигнал на выходе блока б временно отсутствует. В этом случае элемент НЕТ 7 оказывается открытым и сигнал с выхода распределителя импульсов 11, формируемяй в конце цикла работы распределителя импульсов 11 фактически прн его остановке ) , поступает через элемент НЕТ 7 на накопители 8 и 9. Этот сигнал срабатывает счетную схему накопителя 9 в ,нулевое .Состояние,но уровень сигнала синфазной работы на выходе накопителя 9 остается,так как его сброс осуществляется лишь при поступлении сигнала сброса на выход накопителя 8.Так как на выходе накопителя 9 присутствует сигнал, разрешающий работу накопителя 8, то сигнал с выхода элемента НЕТ 7 проходит через накопитель 8 на вход разделителя 13, одновременно заряжая накопитель 8 на одну единицу. Этот сигнал, проходя через элемент ИЛИ 10, запускает распределитель импульсов 11 на следующий цикл работы, Таким образом, запуск распределителя импульсов 11 проходит в тот же момент времени, что и при наличии фазирующих комбинаций, поэтому нарушения синхронизма не происходит и устройство продолжает работу уже в состоянии поддержания синхронизма.Кроме того, сигнал автозапуска поступает на вход кодового разделителя 13 и выдается наружу, т.е. на другие устройства приемной части аппаратуры, например индикацию. В зависимости от режима работы кодового разделителя 13 сигнал автозапуска либо не оказывает влияния на его работу, либо режим повышенной достоверности) запрещает декодирование и выдачу информации на выход разделителя 13.циклах (где Го 1 - коэффициент накопления накопителя 81,т.е. при зарядкенакопителя 8 на его выходе формируется импульс сброса, который переводит накопитель 9 в нулевое состояние.В результате на его. выходе появляется нулевой уровень и, следовательно,5кодовый разделитель 13 прекращает декодирование информации и ее выдачуна выход. Кроме того, отсутствиесигнала на выходе накопителя 9 закрывает вход накопителя 8, т.е. выродит его из состояния готовности кподдержанию синфазной работы. Такимобразом, состояние синфазной работыустройства нарушается и оно переходит в режим поиска синхронизма. При 15этом фазирующие комбинации, содержащиеся в групповом сигнале, выделяются дешифраторами и поступают черезэлементы И 4 и 5 на блок 6,В случае чередования выделившихся 20комбинаций сигнал с выхода блока 6поступает на вход накопителя 9, заряжая его, и через элемент ИЛИ 10 навход распределителя импульсов 11,осуществляя его запуск. 25Если обнаруженные комбинации, аналогичные фазирующим, сформируются наодних и тех же временных позициях вциклах принимаемого группового сигнала меньше, чем Со раза подрядгдеСо- коэффициент накопления накопителя 9), то накопитель 9 продолжает оставаться разряженным и сигналсинфазной работы на его выходе отсутствует. Поэтому накопитель 8 неготов к поддержанию,синфазной работы,В этом случае при отсутствии сигналана выходе блока 6 элемент НЕТ 7 оказывается открытым и тактовый сигналраспределителя импульсов 11 с его выхода проходит на вход накопителя 8 40и сбрасывает счетную схему накопителя 9 в нулевое состояние. Однакоиз-за неготовности к работе накопителя 8 сигналы с выхода элементаНЕТ 7 ие проходят через накопитель 8 45иа элемент ИЛИ 10 и, следовательно,запуск распределителя импульсов 11на прежних временных позициях не про"изводится , т.е. устройство продолжает находиться в режиме поиска синхронизма, и поиск фазирующих комбина-.ций осуществляется на отличных отпредьщщих временных позициях цикла.Если на выходе блока 6 сигналыформируются на одних и тех же позициях цикла Гол раза подряд, то накопитель 9 заряжается и на его выходе формируется уровень сигнала синфазной работы. Таким образом, устройство переходит в режим синфазнойработы. Теперь в случае искажения еОфавирующих комбинаций накопитель 8вновь пропускает сигналы с выходаэлемента НЕТ 7 на элемент ИЛИ 10,т.е. осуществляется запуск распределителя импульсов 11, а устройство 65 работает в режиме поддержания синхронизма.Предложенное устройство обеспечивает повышение помехоустойчивости путем уменьшения, вероятностей ложного фазирования приемника и ошибочного декодирования информации.формула изобретения1. Устройство цикловой синхронизации, содержащее первый элемент И, регистр сдвига, выходы которого подключены ко входам первого дешифратора, выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента НЕТ и первым выходом распределителя импульсов, причем выход элемента НЕТ подключен к первому входу первого накопителя, к второму входу которого подключен выход второго накопителя, а также блок выделения тактовой частоты и кодовый разДелитель, первый вход которого объединен со входами регистра сдвига и блока выделения тактовой частоты, выход которого подключен к первому входу распределителя импульсов, выходы которого подключены соответственно ко входам кодового разделителя, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия и помехоустойчивости, введены второй дешифратор, блок провер-. ки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены соответственно со входами дешифратора, а ви".од второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередования кодов, к второму и третьему входам которого подключены соответственно выход второго элемента И и второй выход блока выделения тактовой частоты, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу элемента НЕТ, а также к первому входу второго накопителя, к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопителя, второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго накопителя подключены к соответствующим входам кодового разделителя.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок проверки чередования кодов содержит элемент ИЛИ, а также две цеи, каждая из которых состоит из последователь(Риг.1 но соединенных триггера, первого элемента И и второго элемента И, выходы каждого иэ которых подключены к первым входам триггеров соответствующей цепи, при этом выходы первых элементов И каждой цепи подклю 5 чены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключен к второму входу первого элемента И второй цепи и является первым входом блока проверки чередования кодов, а второй вход триггера второй цепи подключен ко второму входу первого элемента И первой цепи и являетсявторым входом блока проверки чередования кодов, третьим входом которого 15 являются объединенные вторые входы вторых элементов И каждой цепи.3. Устройство цикловой синхронизации, содержащее первый элемент И, регистр сдвига, выходы которого под ключены ко входам первого дешифратора, выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, эле мента НЕТ и первым выходом распределителя импульсов, причем выход элемента НЕТ подключен к первому входу первого накопителя, к второму входу которого подключен выход второго на копителя, а также блок выделения тактовой частоты и кодовый разделитель, первый вход которого объедннен со входами регистра сдвига и блока выделения тактовой частоты, выход которого подключен к первому вхо- З 5 ду распределителя импульсов, выходы которого подключены соответственно ко входам кодового разделителя, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и по мехоустойчивости, введены второй дешифратор, блок проверки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены соответственно со входами первого дешифратора, а выход второго дешифратораподключен к второму входу первогоэлемента И, выход которого подключе,к первому входу блока проверки чередования кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередования кодов подключен к первому вхо"ду элемента ИЛИ, третьему входу первого накопителя, второму входу элемента НЕТ, а также к первому входувторого накопителя, к второму итретьему входам которого подключенысоответственно выход элемента НЕТ ипервый выход первого накопителя,второй выход которого подключен квторому входу элемента ИЛИ, причемвторой выход первого накопителя ивыход второго накопителя подключенык соответствующим входам кодовогоразделителя.4. Устройство по п. 3, о т л и-.ч а ю щ е е с я тем, что блок прове.ки чередования кодов содержит элемент ИЛИ и две цепи, каждая из которых состоит из последовательно соединенных триггера и элемента И, выходы каждого из которых подключены ьпервому входу триггера соответствующей цепи и первому и второму входамэлемента ИЛИ, при этом второй входтриггера первой цепи подключен квторому входу элемента И второй цепии является первым входом блока проверки чередования кодов, а второйвход триггера второй цепи подключенк второму входу элемента И первойцепи и является вторым входом блокапроверки чередования кодов,Источники информации,принятые во внимание при экспертизе1. Левин Л.С., Плоткин М.А. Основы построения цифровых систем передачи. М., "Связь" 1975,с.116-118,рис, 4.1 (прототип).864586 Составитель Е. СмирноваТехред А. Бабинец Корректор Г. Решетни Ред акт Вес Заказ 78 илиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ВНИ по 11 3035Тираж 701 И Росударственного елам изобретений и Москва, Ж, Рауш Подписноекомитета СССРоткрытийская наб., д. 4/5