Устройство для управления буфер-ной памятью

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 260979 (21) 2821049/18-24 Союз Советских Социалистических Республик(51)М, К,з С 06 Г 9/Об с присоединением заявки йо Государственный комитет СССР по делам изобретений и открытий(54) УСТРОИСТВО ДЛЯ УПРАВЛЕНИЯ БУФЕПАМЯТЬЮ ра, дешифратор кода операции, блокнаращивания адресов (2).Недостатком такого устройства является большой объем оборудования.Цель изобретения - сокращение оборудования.Поставленная ц ль достигаетсятем, что в устройство для управлениябуферной памяТью, содержащее первыйи второй буферные регистры, блок формирования приращений, регистр кодаопераций, регистр адреса, первый блокнаращивания адресов, причем информационный вход первого буферного регистра соединен с первым входом устройства, выход регйстра адреса соединенс первым выходом устройства, первыйразрядный выход второго буферного регистра соединен с первым информационным входом регистра адреса, введенвторой блок наращивания адресов, причем первый информационный вход второго буферного регистра соединен спервым входом устройства, адресныевходы первого и второго буферного регистра соединены с первым выходомпервого блока наращивания адресов,второй выход первого блока наращивания адресов соединен со вторым выхо- О,дом устройства, первый разрядный вытел зов циф ней е Изобретение относится к вычислиьной технике и может быть испольано при построении процессоровровых вычислительных машин сред-и высокой производительности.Известны устройства для буферизации команд, содержащие буферные регистры, регистры кода операций, дешифратор кода операций, блок наращивания адресов командной информации 10 (блок наращивания адресов), регистр . непосредственного байта, регистр адреса общих регистров, блок анализа заполнения буфера (блок Формирования приращений), блок управления выбор кой команд, блок управления продвижением командной информации Г 13 .Недостатком такого устройства явЛяется большая сложность. 20Наиболее близким по технической сущности и достигаемому результату к предлагаемому изобретению является устройство для буферизации команд, содержащее блок наращивания адресов 25 командной информации, регистр адреса памяти, буферные регистры, регистратор кода операции, регистр байта, регистр адреса регистров общего назначения, блоки анализа заполнения буфеход первого буферного регистра соединен со вторым информационным входомрегистра адреса, вторые разрядные выходы первого и второго буферных регистров соединены с третьим выходомустройства, третьи разрядные выходыпервого и второго буфвриОго региатрасоединены соответственно с первым и,вторым информационными входами регистра кода операций, чвтввртые разрядные выходы первого и второго буферныхрегщ."тров соединены соответственно спервым и вторым входами блока формирования приращений, первый выход второ- .го блока наращивания адресов соединен с третьим входом блока формирования.приращений и с адресными входами регистра кода операции и регистра адреса, первый выход блока формирования приращений соединен с входомпервого блока наращивания адресов,второй выход блока формирования прира-Щщений соединен с входом второго блока наращивания адресов, второй выходвторого блока наращивания адресовсоединен с четвертым выходом устройства, выход Регистра кода операции5соединен с пятым выходом устройства,четвертый вход блока формированиясигналов приращения соединен со вторым входом устройства. Поставленная цель достигается так жв тем что блок .наращивания адресов содержит регистр, сумматор и счетчик, причем первый вход сумматора соединен с входом блока, второй вход сумматора соединен с первым выходом регистра и с первым выходом блока, третий вход суьз 4 атОра СОеди-. нен со вторым выходом регистра и со вторым выходом блока, выход сумматора соединен с входом регистра, трв тий выход регистра соединен с входом счетчика, выход счетчика соединен со вторым выходом блока.Поставленная цель достигается так же тем, что блок формирования приращений содержит два коммутатора, и два триггера, причем первый вход первого коммутатора соединен с первым входом блока, второй вход первого коммутатора соединен со вторым вхо-дом блока, первый вход второго коммутатора соединен с четвертым входом блока, третий вход первого коммутатора соединен с третьим входом блока, выход первого коммутатора соединен ео вторым входом второго коммутатора и с входом первого триггера, выход первого триггера соединен с третьим входом второго коммутатора, первый выход второго коммутатора соединен с входом второго триггера и с 60 первым выходом блока, второй выход второго коммутатора соединен со вторым выходом блока, четвертый вход второго коммутатора соединен с выходом второго триггера. 65 На фиг. 1 представлена блок-схема устройства для управления буфернойпамятью, на Фиг. 2 - структурнаясхема блока приращения адресов,на Фиг. 3 - структурная схема блока.Формирования сигналов приращения.устройство содержит первый буФерный регистр 1, второй буферныйрегистр 2, блок 3 Формирования приращений, блоки 4, 5 наращивания адресов, регистр б кода операций, регистр 7 адреса, вход 8 устройства,выход 9 устройства, выход 10 устройства, выход НН устройства, выход Н 2устройства, выход НЗ устройства,вход Н 4 устройства, счетчик 15, регистр Нб, сумматор Н 7, коммутаторы18, 19, триггеры 20, 21. Для пояснения работы устройства использованыследующие оббзначения, принятые всистеме команд ЕС ЭВМВВ - Формат команды длиной в однополуслово (два байта)ф,ВМ,Я,В 5 - форматы команд длиной в дваполуслова (четыре байта);55 - формат команды длиной в триполуслова (шесть байтов);В - адрес регистра первого операнда;В 2- адрес регистра второго операнда;В - адрес первого регистра базы,В - адрес, второго регистра базы;0 - смещение адреса первого операнда;О - смещение адреса второго операнда;ХН- адрес. регистра индекса второго операнда.Буферные регистры 1 и 2, входящиев устройство для управления .буфернойпамятью, имеют общий вход 8 для записи командных слов из памяти. Командные слова поочередно записываютсяв первый и во второй регистры. Очередность записи определяется содержимымвторого младшего разряда счетчика команд первого блока 4 наращивания адресов. Таким образом четные командные слова (второй разряд счетчика О)записываются в первый регистр Н,нечетные (второй разряд = 1)- во вто-рой регистр 2.Первый блок 4 наращивания адресовслужит для Формирования адреса очередного выбираемого из памяти командного слова и для управления записьюкомандных слов в соответствующий буФерный регистр. Адрес командного слова выдается в память через выход 9,Блок 4 состоит иэ (и) разрядногосчетчика 15 и 2-х разрядного регистра Нбс сумматором 17. (и - число разрядов адреса памяти, необходимых дляадресации каждого полуслова). Регистрс сумматором служит для наращиванияадреса команд на количество полуслов,содержащихся в выполняемой команде.Если выполняется командра форматаВВ, то приращение равно единице, если ВХ, В 5, 53, приращение равно 2,а 55 - 3. При начальной загрузке впервом цикле выбирается командное слово соответствующее начальному адресу последовательности команд, а вовтором цикле происходит безусловноенаращивание на два содержимого счетчика 15 первого блока 4 .наращиванияадресов и выборка следующего Командного слова в незагруженный буферныйрегистр,Блок 3 формирования приращенийсоединен с теми разрядами буферныхрегистров 1 и 2, в которых могут находиться поля, определяющие формат команды (разряды 0,1 и 16, 17 буферных 15регистров). Блок 3 анализирует форматкоманды и вырабатывает соответствующее приращение для первого и второго блоков наращивания адресов 4 и5. Эти приращения поступают на первый вход блока 3 с входа 14. Переключение блока формирования приращений 3 на анализ возможных (четырех)полей форматов осуществляется подуправлением двух младших разрядов р 5счетчика 15 второго блока 5 наращивания адресов. Блок 3 выполнен накоммутаторах 18 и 19 и триггерах20, 21Первый коммутатор 18 служитдля подключения полей форматов команды, находящихся в разных разрядахбуферных регистров 1 и 2. Второй коммутатор 19 вырабатывает в соответст"вин с кодом формата команды, поступающим с первого коммутатора 18,код приращения и выдает его на второйвыход блока 3. Первый триггер 21 слу-жит для запоминания на один циклпризнака того, что следующая выпол"няемая команда - формата 55, Это необходимо для проведения второй индексации при выполнении команды формата 55. Второй триггер 20 хранит признак начала линейного участка программы для формирования безусловного наращивания адреса в блоке 4 на два. 45Второй блок наращивания адресов 5аналогичен блоку 4. Однако блок 5 служит для хранения текущего адреса обрабатываемой команды, тогда какблок 4 управляет опережающей выборкой командных слов из памяти Двамладших разряда адреса текущей команды в блоке 5 управляют подключениЕм полей формата команд для их анализа в блоке 3 и записью полей кодаоперации в регистр кода операции 6и полей адресов регистров общего назначения (полей В, В , В ., Х, В) врегистр 7 адресов. Блок 5, начинаяс некрторого такта цикла обработкикоманды, т.е, после модификации адре-.40са на величину выработанного блоком3 приращения, хранит адрес следующейкоманды. Этот адрес может заноситься через выход 13 устройства в регистр слова состоянив программы и у 1 использоваться при прерываниях и обращениях к подпрограммам.Функционирование устройства рассмотрим на примере обработки следующей последовательности команд: ВХ, 55, ВХ, ВВ. Пусть адрес,начала первой команды соответствует четному слбву и четному полуслову (т.е. первый и второй разряды счетчика = О). Начальный адрес заносится в нулевом цикле одновременно в оба блока наращивания адресов 4 и 5В первом цикле выборки из памяти в буферный регистр 1 выбирается командное слово, в котором полностью находится первая команда ВХ, Затем происходит безусловное наращивание на два счетчика блока 4 и во втором цикле выборки из памяти в буферный регистр 2 выбираются первые два полуслова команды 55. Одновременно с опережающей выборкой, блок 3, подключенный к 0 и 1 разрядам буферного регистра 1, анализирует код Формата первой выбранной команды и вырабатывает приращение, равное двум (так как первая команда ВХ), которое поступает в блоки 4 и 5.Поля команды, необходимые для вычисления физического адреса второго операнда (В и Х) записываются в регистр 7 и через выход 11 передаются в регистры общего назначения процессора, а информация, выбранная из этих регистров по адресам В и Х вместе с полем команды О, выданным через выход 12, Фередается в индексную арифметику процессора. В случае, когда команда не является первой в последовательности, эти операции выполняются в последнем цикле выполнения предыдущей команды, т,е. происходит совмещение индексации и выполнения. В этом же цикле поле кода операции переписывается в регистр 6 кода операции и используется для выборки первой микрокоманды микропрограммы данной командЫ. В следующем, третьем цикле начинают выполняться команда ВХ, происходит модификация счетчиков 15 блоков 4 и 5 (в блоке 4 - на два такта раньше)и блок 3 переключается на анализ кода Формата следующей команды 55, В счетчике блока 4 устанавливается новый адрес, по кото рому в третьем цикле из памяти выбирается и записывается, в буферный регистр 1 командное слово, содержащее третье полуслова команды 55 и первое полуслово следующей команды ВХ. Так как для выполнения команды 55 необходимы две операции индексации (для первого и второго операнда), то совместить с выполнением предыдущей команды удается только одну (первую) индексацию. Первая индексация совмещается с последним циклом выполнение команды ВХ. В этом же цикле происходит прибавление к счетчикам 15 блоков 4 и 5 части приращения (а именноединицы), выработанного блоком 3.Вторая часть приращения (а именно,два добавляется в первом цикле выполнения команды 55 (т.е. в четвертомцикле). После этой модификации всчетчике блока 4 формируется адрес,соответствующий следующему командному слову. Это новое слово выбираетсяв пятом цикле в буферный регистр 2и содержит второе полуслово командыЙХ и команду формата ЙЙ, Необходимоотметить, что выборка очередного командного слова и занесение в освобо 10 дившийся буферный регистр происходит автоматически, как только сумма приращений, поступающих из блока 3, становится больше двух (но не более, 15 чем на единицу). В общем случае выбор,ка может повторяться каждый цикл и.при постоянном адресе происходит повторая запись информации в один и тоже буфервый регистр (подтзерждениеинформации),В последнем цикле выполнение команды 55 происходит индексация,адресов операндов следующей команды ЙХ,Первое полуслово команды ЙХ находится во второй половине буферного ре 20 25 гистра 1, а второе полуслово - в первой половине регистра 2, и все необходимые для индексации поля доступны.Индексаций адресов операндов будущей команды, когда она требуется, осуществляется всегда в последнем цикле выполнения текущей команды. Признак последнего цикла записывается в последней микрокоманде микропрограммы каждой команды, Код операции, записанный в регистре б, вы 30 дается с выхода 10 в блок центрального управления процессора,В последнем цикле выполнения команды ЙХ индексации не производится,так как следующая команда - ЙЙ, Прианализе формата команды ЙЙ вырабатывается приращение, равное единице,блок 3, регистр б кода операций, регистр 7 адреса переключаются на одно полуслово дальше. 40 45 Таким образом, устройство эффектив-,Формула изобретения 1. Устройство для управления буферной памятью, содержащее первый но решает задачу буферизации команд, обеспечивая согласование работы быстродействия процессора и менее быстродействующей памяти команд, совмещение выполнения текущей команды с индексацией следующей команды.Такая перекомпоновка связей устройста обеспечивает повышение быст родействия обработки последовательности команд, записанных в ЗУ без про" межутков, т.е. следующих друг за другом, и имеющих разный, но кратный полуслову формат, и существенно упро- щ щает устройство. и второй буферные регистры, блок формирования приращений, регистр кода операций, регистр адреса, первый блокнаращивания адресов, причем информа-ционный вход первого буферного регистра соединен с первым входом устройства, выход регистра адреса соединен с первым выходом устройства, первый разрядный выход второго буферного регистра соединен с первым информационным входом регистра адреса, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования устройства, оно содержит второй блок наращивания адресов, причем информационный вход второго буферного регистра соединен с первым входом устройства, адресные входы первого и второго буферного регистра соединены с первым выходом первого блока наращивания адресов, второй выход первого блока наращивания адресов соединенсс вторым выходом устройства, первый разрядный выход первого буферного регистра соединен со вторым информационным входом регистра адреса, вторые разрядные выходы первого и второго буферных регистров соединены с третьим выходом устройства, третьи разрядные выходы первого и второгобуферного регистра соединены соответственно с первым и вторым информационными входами регистра кода операций, четвертые разрядные выходы первого и второго буферных регистров соединены соответственно с первым и вторым входами блока формированияприращений, первый выход второго блока наращивания адресов соединен с третьим входом блока формирования приращений и с адресными входами регистра кода операции и регистра адреса, первый выход блока формирования приращений соединен с входом первого блока наращивания адресов, второй выход блока формирования приращений соединен с входом второго блока наращивания адресов, второй.выход второго блока наращивания адресов соединен с четвертым выходом устройства, выход регистра кода операции соединен с пятым выходом устройства, четвертый вход блока формирования сигналов приращения соединен совторым входом устройства,2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что, блок наращивания адресовсодержит регистр,сумматор и счетчик, причем первыйвход сумматора соединен с входом блока, второй вход сумматора соединен с,первым выходом регистра и с первымвыходом блока, третий вход сумматорасоединен со вторым выходом регистраи со вторым выходом блока, выход сумматора соединен с входом регистра,третий выход регистра соединен с входом счетчика, выход счетчика соединен со вторым выходом блока.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок формирования приращений содержит два коммутатора и два триггера, причем первый вход первого коммутатора соединен с первым входом блока, второй вход первого коммутатора соединен со вторым 5 входом блока, первый вход второго коммутатора соединен с четвертым входом блока, третий вход первого коммутатора соединен с третьим входом блока, выход первого коммутатора соеди- О нен со вторым входом второго коммутатора и с входом первого триггера, выход первого триггера соединен с третьим вкодом второго коммутатора; первый выход второго коммутатора соеди- . нен с входом второго. триггера и с первым выходом блока, второй выход второго коммутатора соединен со вторым выходом блока, четвертый вход второго коммутатора соединен с выходом второго триггера.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР М 438990, кл. С 06 Г 9/00, 1973.2. Авторское свидетельство СССР Р 610109, кл. 0 06 Г 9/00, 1978 (прототип).840903 Составитель М. Кудряшевдактор Н. Пушненкова Техред Н. Майорош Корректор В, Бутя одписно 5 Филиал ППП "Патент", г. Ужгород, ул. Проектная Заказ 4767/72 Т ВНИИПИ Государствен по делам изобрет 113035, Москва, Ж, Ра