Микропрограммное устройствоуправления

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических республик(23) Приоритет Государственный комитет СССР по делам изобретений н открмтий(71) Заявитель 54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИ Изобретение относится к вычислительной технике, в частности к устройствам микропрограммного управления цифровых вычислительных устройств.Известно микропрограммное устройство управления, содержащее два запоминающих блока, два элемента И, два триггера, два коммутатора с соответствующими взаимосвязями 1,10Недостатком известного устройства является невозможность прерывать ход микропрограммы требованиями внеш. них пользователей с сохранением адреса возврата на адресном регистре запоминающего блока. 5Наиболее близким по технической сущности к предлагаемому является микропрограммное устройство управления, содержащее два запоминающих блока, соединенных с соответствующими 20 регистрами адреса, два блока проверки условий, два элемента И, выход 1 каждого соединен со входом соответствующего запоминающего блока, Устройство также содержит два триггера блокировки, первый вход которого соединен с третьим выходом соответствующего запоминающего блока, выход сое,динен с другим входом соответствующего элемента И Г 23 . 30 Недостатком известного устройства является то, что оно не позволяет осуществить динамический режим считывания микрокоманды, а также не предусматривает возможность прерывания хода микропрограммы требованиями внешних пользователей микропрограммных запоминающих блоков с сохранением адреса, возврата на адресном регистре запоминающего блока,не используя для этой цели буферный регистр.Цель изобретения - расширение функциональных возможностей за счет обеспечения прерывания микропрограмм с сохранением адреса возврата.Поставленная цель достигается тем, что в устройство, содержащее два регистра адреса, два запомийающих блока, элемент запрета, элемент И, два. блока проверки условий, первые входы которых являются входами условий устройства, вторые входы - соединены соответственно с первыми выходами первого и второго запоминающих блоков, вторые выходы которых являются выходами устройства, первые входы первого и второго регистров адреса соединены соответственно с выходами второго и первого блоков проверки условий, второй вход второго регистра ад 840904реса является входом записи устройства, первые входы первого и второгозапоминающих блоков соединены совходами считывания устройства, второй вход второго запоминающего блока соединен с выходом второго регистра адреса, первый и второй входы элемента запрета являются установочнымивходами устройства, выход элементазапрета соединен с первым входом элемента И, второй вход которого является входом записи устройства, введенагруппа элементов И, причем управляющий вход устройства соединен с третьим входом элемента И и с первымивходами элементов И группы, выходыкотсрых соединены с вторым входом 5первого запоминающего блока, вторыевхсцы элементов И группы соединенс выходом первого регистра адреса,а второй вход первого регистра адреса соединен с выходом элемента И. 20На чертеже схематично представлено предлагаемое устройство,Устройство содержит запоминающиеблоки 1 и 2, блоки 3 и 4 проверкиусловий, регистры 5 и 6 адреса, элемент И 7, элемент 8 запрета, группуэлементов И 9, выходы 10 и 11 устройства, входы 12 и 13 условий, входы 14 и 15 записи и вход 16 управляющий, входы 17 н 18 считывания.Работа устройства рассматривается в трех режимах: автоматическом,динамического "долбления" и режимеприостансва,В автоматическом режиме на второй вход элемента И 7 с выхода элемента 8 запрета и на третий вход элемента И 7 по управляющему входу 16 подаются сигналыразрешающие прохождение 40 сигналов записи, поступающих по входу 14 на первый вход элемента И 7, на выход элемента И 7 и на управляющий вход регистра 5. Сигнал записи осуществляет запись кода в первый регистр 5 адреса, сигнал с выхода которого поступает на вход группы элементов И 9. На управляющие входы элементов И группы 9 по управляющему входу 16 поступает сигнал разрешающий прохождение адреса через группу элементов И 9 на вход первого запоминающего блока 1, на управляющие входы ксторсгс поступают сигналы считывани по входу 17. Считанная в соответсчМии с адресом микрскоманда реа 55 лизует управляющие микрооперации, по выходу 10, а адресная часть микроксманды выдается на второй вход перого блока 3 проверки условий, на первый вход которого подается сигнал 60 по входу условий, определяемый логическими условиями ветвления. При наличии сигнала записи на входе 15 регистра б, сформированный адрес мп,рокоманды второго запоминающего блс са 65 2 с выхода первого блока 3 проверки условий записывается во второй регистр б адреса, откуда выдается на вход второго запоминающего блока. Сигналами, поступающими по входу 18 на управляющий вход второго запоминающего блока 2, производится считывание в соответствии с адресом микро- команды реализующей управляющие микрооперации по выходу 11, адресная часть микрокоманды, указывающая на адрес следующей микрокоманды первого запоминающего блока 1, выдается на второй вход второго блока 4 проверки условий, на первый вход которого поступает управляющий сигнал по входу 13. С выхода второго блока 4 проверки условий информация выдается на вход регистра 5 адреса. В последующих машинных циклах производится попеременное считывание микрокоманд сигналами двух фаз, то с одного, то с другого запоминающего блокаВ режиме динамического "долбления" ячейки запоминающего блока, элемент 8 запрета устанавливается в состояние запрета. По управляющему входу 16 на третий вход элемента И 7 и на управляющий вход группы элементов И 9 подается разрешающий сигнал.Сигнал с выхода элемента 8 запрета запрещает прохождение сигналов записи, поступающих по входу 14 записи регистра.5 на первый вход элемента И 7, на выход элемента И 7, соединенный с управляющим входом первого регистра 5 адреса. Состояние регистра 5 до снятия условий запрета с элемента 8 не изменяется. Сигналы с выхода регистра 5 через группу элементов И 9 поступают на вход запоминающего блока 1, где выбирается микрскоманда, подлежащая считыванию.В каждом машинном цикле с первого запоминающего блока 1 считывается одна и та же микрокоманда, которая реализует одни и те же управляющие микрооперации и устанавливает один и тот же адрес микрокоманды, считываемой по сигналу на входе 18 со второго запоминающего блока 2.При снятии условий динамического "дслбления" элемент 8 запрета устанавливается в исходное состояние, соответствующее автоматическому режиму работы, в результате этого на второй вход элемента И 7 подается разрешающий сигнал.С выхода второго запоминающего блока 2 через второй блок 4 проверки условий в первый регистр 5 адреса, на управляющий вход которого с выхода элемента И 7 подается сигнал записи первого регистра 5 адреса, записывается код адреса новой микрооперации.При работе процессора с внешними пользователями возникает необходи-, мость прерывания хода микропрограммы пс требованию внешних пользователей.Это осуществляется внесением Фиксиро" ванного адреса на группу элементов И 9.после записи адреса микрокоманды на первый регистр 5 адреса на вход 16 подается сигнал управления, который, поступая на третий вход элемента И 7, запрещает прохождение импульсов записи, которые подаются на вход 14 условий регйстра 5. Кроме тога, сигнал, подающийся по управляющему входу 16, Фиксирует вход группы элементов И 9, связанных с выходом регистра. 5 и устанавливает на выходе элементов И группы 9 Фиксированный ацрес микропрограммы обработки требований внешних устройств, фиксирован иый адрес подается на входы блока 1 по сигналу, поступающему на вход 17, выбирается микрокоманда, которая реализует микрооперации управления обработки требований внешних устройств Щ по выходу 10 и устанавливает через блок 3 на втором регистре 6 адреса адрес микрооперации, считываемой из второго запоминающего блока 2 по сигналу на входе 18. Считанная мик рокоманда реализует управляющие микрооперации по выходу 11.Код на первом регистре 5 адреса не изменяется, так как управляющий вход регистра 5 заблокирован сигналом поступающим на вход 16, При снятии сигнала с входа 16 разблокировывается вход группы элементов И 9 и адрес микрокоманды, соответствующий точке выхода из микропрограммы обработки требований внешних устройств из первого регистра 5 адреса через о группу элементов И 9 поступает на входы первого запоминающего блока. 1. В дальнейшем работа происходит в автоматическом режиме. 40Если микропрограмма обработки требований внешних устройств осуществляется более, чем за один машинный цикл, то сигнал по управляющему входу 16, блокирующий сигналы записи по 45 входу 14 не снимается, на группе элементов И 9 устанавливается фиксированный адрес следующей ячейки запоминающего блока.В предлагаемом устройстве возмож 5 р. но осуществление режима ожидания при блокировке сигналов по входам 17 и 18 считывания до прихода сигнала логических условий, определяющих выход из режима ожидания. Таким образом, предлагаемое устройство позволяет расширить Функциональные возможности микропрограммного устройства управления.Формула изобретенияМикропрограммное устройство управления, содержащее два регистра адреса, два запоминакщих блока, элемент запрета, элемент И, два блока проверки условий, первые входы которых являются входами условий устройства, вторые входы - соединены соответственно с первыми выходами первого и второго запоминающих блоков, вторые выходы которых являются выходами устройства, первые входы первого ивторого регистров адреса соединены соответственно с выходами второго и первого блоков -проверки условий, второй вход второго регистра адреса является входом записи устройства, первые входы первого и второго запоминающих блоков соединены с входами считывания устройства, второй вход второго запоминающего блока соединен с выходом второго регистра адреса, первый и второй входы элемента запрета являются установочными входами устройства, выход элемента запрета соединен с первым входом элемента И, второй вход которого является входом записи устройства, о т л и ч а ющ е е с я тем, что, с целью расширения Функциональных возможностей за счет обеспечения прерывания микропрограмьы с сохранением адреса возврата, в него введена группа элементов И, Йричем управляющий вход устройства соединен с третьим входом элемента И и с первыми входами элементов И группы, выходы которых соединены с вторым входом первого запоминающего блока, вторые входы элементов И группы соединены с выходом первого регистра адреса, а второй вход первого регистра адреса соединен с выходом элемента И.Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 451080, кл. 6 06 Г 9/12, 1972.2. Авторское свидетельство СССР9 437072, кл, О 06 Р 9/12, 1973840904 га Заказ 4767/72 Тираж 745 ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 113035, Москва, Ж, Раушская наб.д, 4/Подписно илиал ППП "Патент Ужгород, ул. Проектная Составитель А. Барановедактор Г. Волкова Техреду А.Ьабинец Корректор В.