Преобразователь частота-код

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советскиа Социалистических Республико,839047 Фя К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ополнительное авт, св ву814739/18-21. Кл.03 К 13/20/01 й 23/10 кийосударствеииый комитет СССР о делам изобретеиий и открытий(088.8) ата опубликования описания 11068) Заявите занский политехнический ин) ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТА - К гич ног Изобретение относится к вычислительной технике и автоматике и может быть использовано в системах управления движущимися объектами в качестве преобразователя частотной информации в цифровой код,Известен преобразователь частоты в код следящего типа, содержащий реверсивный счетчик, делитель опорной частоты и двоичный умножитель, выход которого соединен с вычитающи входом реверсивного счетчика, а соо ветствукщие входы соединены с выходами делителя частоты и реверсивного счетчика1). Передаточная фу ция такого преобразователя анало на передаточной функции инерцион звена(М)=р;Ргде Т=2" /Го - постоянная времени,зависящая от числа разрядов и реверсивного счетчика и опорной частиЕ 1),Однако для обеспечения. высокой тности и должно вйбираться достаточно большой величины, что не позволяет получить высокого быстродействпреобразователя. Наиболее близким по техническойсущности к. предлагаемому является преобразователь частоты в код, содержащий регистр памяти, управляеьвй делитель частоты, входы которого подключены к разрядным выходам регистра памяти, группу элементов И, счетчик, регистр сдвига, триггер, коммутатор опорных частот, два двухвходовых эле" мента И, вычитающнй блок и элемент задержки, причем входные шины регистра памяти соединены через группу элементов И с единичным выходом соответствующих разрядов управляемого кделителя частоты, а выход переполнения управляемого делителя частоты.соединен с первым входом вычитающего блока и сдвигающей шиной регистра сдвига, у которого вход установки20 в "1" первого разряда соединен совторыми входами группы эцементов "И" и выходом первого двухвходового элемента И, у которого один вход через элемент задержки соединен с единичным выходом триггера и первым входом ч- второго двухвходового элемента И,а другой вход подключен ко входу установки в 1 триггера, ко второму я входу вычитакщего блока и ко вход"30 ной шине, при этом выход вычитающе 8390470 15 о/2При этом погрешности операции(1)обусловленные несовпадением момента начала 1 преобразования Мд,- 2 Ци момента появления ближайшего импульса частоты Г,/2 ,обратно пропорциональны величине Г/2и вмаксимуме Равны 2" /Го. Таким образом, если данная погрешность на втором шаге работы устройства равна2/Го , то на последнем шаге онаувеличивается в 2"раз,Цель изобретения - повьыениеЗОточности.Указ анная цель достигается т ем,что в преобразователь частоты вкод, содержащий регистр памяти,выходы разрядов которого через основной управляемый делитель частотыподключены ко входам основной группыэлементов И, выходы которой соединены с информационными входами регистра памяти, выход переполненияосновного управляемого делителячастоты соединен с первым входомвычитающего блока и сигнальным входом регистра сдвига, вход установ.ки 1 первого разряда которого соединен с управляющим входом основной 45группы элементов И и выходом первого элемента И, первый вход которого соединен с входной шиной, входомтриггера и вторым входом вычитакщего блока, выход которого соединенсо входом счетчика, прямой выход триггера подключен через элемент задержки ко второму входу первого элемента И и непосредственно к первомувходу второго элемента И, дополнительно введены дешифратор, две группы элементов И, управляемый дели-тель частоты и регистр памяти, причем выходы счетчика через дешифраторподключены ко входам первой дополнительной группы элементов И, сигналь,ный вход кОторой соединен с выходомвторого элемента И второй вход которого подключен к шине опорной частоты, выходы первой дополнительной групды элементов И подключены к первой 40 го блока соединен со входом счетчика, выходы .каждого разряда которого соединены со входами коммутатора опорных частот, выход которого подключен ко второму входу второго двухвходового элемента совпадения и через него ко входу управляемого делителя час- тоты 2 Д .Недостатками такого преобразователяя являются погрешности, обусловленные принятым способом преобразованиякода Я;-ого остатка Ь в удвоенный временной интервал с помощью набора стабильных частот Р,/2 Р 2, ,Р Я" в соответствии с Формулой группе входов дополнительного упавляемого делителя частоты, вторая группа входов которогЬ соединена с выходами разрядов регистра памяти, входы которого подключены к выходам второй дополнительной группы элементов И, входы которой соединены с выходами разрядов дополнительного делителя частоты, первый и второй дополнительные входы основного управляемого делителя частоты подключены к дополнительным выходам соответственно дополнительного управляемого делителя частоты и первой дополнительной группы элементов И, управляющий вход второй дополнительной группы элементов И соединен с выходом первого элемента И.На фиг. 1 приведена блок-схема устройства, на фиг, 2 - временные диаграммы поясняющие его работу,Преобразователь частота - код содержит управляеьнй делитель 1 часто-. ты, регистр 2 памяти, счетчик 3, группу 4 элементов И, регистр 5 сдвига, элементы 6 и 7 И, триггер 8, вычитающий блок 9, элемент 10 задержки, регистр 11 памяти, группы 12 и 13 элементов И, дешифратор 14 и дополнительный управляемый делитель 15 частоты. При этом входы управляемого делителя 1 частоты подключены к разрядным выходам регистра 2 памяти, входные шины которого соединены через группу 4 элементов И с разрядными выходами управляемого делителя 1 частоты, выход переполнения которого соединен с первым входом вычитаицего блока 9 и двигающей шиной регистра 5, у которого вход установки в "1" первого разряда соединен со вторыми входами группы 4 элементов И и выходом элемента И б, у которого один вход через элемент 10 задержки соединен с единичным выходом триггера 8 и первым входом элемента И 7 а другой вход подключен ко входу установки в "1" триггера 8, ко второму входу вычитающего блока 9 и к шине входной частоты, а выход вычитающего блока 9 подключен ко входу счетчика 3. Входные шины регистра 11 памяти соединены через группу 12 элементов И с разрядными выходами дополнительного управляемого делителя 15 частоты, подключенных к младшему разряду последнего. Каждый из дополнительных разря-, дов имеет второй вход, соединенный с выходом одного из элементов И группы 13, у которых первые входы соеди- нены с выходом элемента 7 И, второй вход которого соединен с шиной опорной частоты, а вторые - с соответствующими выходами дешифратора 14, входы которого соединены с разрядными выходами счетчика З.Младший разряд управляемого делителя 1 частоты также имеет дополнительный вход,соеди 839047если значение очередной К, цифрывыходного кода равно 1. На всехпоследующих шагах эта погрешностьпреобразования, не превышающая величину периода опорной последовательности 1/Г удваивается. В соответствии с изложенным максимальнаявеличина погрешности временного интервала равна где К, К,К- значение циФрвыходйого кода ( 0 или 1). Наибольшего значения ЬТ достигает приМ Мы,ао = 11 1=2 - 1 ьт =(и) - 2"Я Суммарная погрешность известногогпустройства равна ЬТщ,+ЬТ Отношение погрешностей известного устройства 2 и предлагаемого устройст ва составляетф +7" тс,Таким образомемого устройствавест ного точность предлагав и/2 раз выше из 5 Формула изобретенияПреобраодержащий ватель частота - ко егистр памяти, выхо В известном устройствеЩимеется два источника погрешности. Первая из них совпадает с погрешностью предлагаемого устройства. Источником второй является принятый способ удвоения временных интервалов путем переключения опорной частоты с Г 0/2" на Го/2" При этом изза несинхронности конца предыдушего преобразования Ь) и начала последующего 2), т.е. несинхронности момента начала преобразования кода остатка Мдв интервалвремени 2, с началом периода последовательности, Г /2" возникаетпогрешность л Т=1/Г,/2), которая на всех последующих шагах преобразования удваивается. Наибольшей величины рассматриваемая составляющая погрешность достигает при Ид,п,- 0,01 Согласно логике работы устройства ее величина при этом равнаразрядов которого через основнойуправляемый делитель частоты подключены ко входам основной группы элементов И, выходы которой соединены Источники информациипринятые во внимание при экспе1, Паламарюк Г.О. Быстродейщий преобразователь частоты вс непрерывным отсчетом. Вычислная техника. Труды РРТИ. Рязанвып. 18, с. 44-46.2. Авторское свидетельР бб 4152, кле Н 03 К 13/2 рти. ествую .кодител. -ь, 1970 ство ССС О, 1979. с информационными входами регистрапамяти, выход переполнения основногоуправляемого делителя частоты ооединен с первым входом вычитающегоблока и сигнальным входом регистрасдвига, вход установки "1" первогоразряда которого соединен с управляющим входом основной группы элементовИ и выходом первого элемента И, первый вход которого соединен с входнойшиной, входом триггера и вторым входЬм вычитающего блока, выход которого 15 соединен со входом счетчика, прямойвыход триггера подключен через элемент задержки ко второму входу первого элемента И и непосредственнок первому входу второго элемента И, 20 о т л и ч а ю щ и й с я тем, что,с целью повышения точнооти, в негодополнительно введены дешифратор,две группы элементов И, управляемый делитель частоты и регистр памя типричем выходы счетчика через дешифратор подключены ко входам первойдополнительной группы элементов И,сигнальный вход которой соединен свыходом второго элемента И, второйвход которого подключен к шине опорной частоты, выходы первой дополнительной группы элементов И подключены к первой группе входов дополнительного управляемого делителя частоты, вторая группа, входов которогосоединена с выходами разрядов регистра памяти, входы которого подключены к выходам. второй дополнительнойгруппы элементов И, входы которойсоединены с выходами разрядов 40 дополнительного делителя частоты,первый и второй дополнительные входы основного управляемого делителячастоты подключены к дополнительнымвыходам соответственно дополнительного управляемого делителя частотыи первой дополнительной группы элементов И, управляющий вход второйдополнительной группы элементов Исоединен с выходом первого элеменка филиал ППП "Патент", г. Ужгород, ул, Проектная Нрц ф гфп Мат 80/3 ВНИИПИ Г по дела 113035, Тирам 988 ударственного коми изобретений и откр сква, Ж, Раушск е ее Подписноеета СССРтийя наб., д. 4/5