Устройство для решения систем дифференциальных уравнений

Союз Советских Социалистических Республик(51)М, Кл,2 С 06 Р 15/32 Государственный комитет СССР по делам изобретений и открытий(088.8) Дата опубликования описания 080280(73) Заявитель Институт электродинамики АН Украинской ССР(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНЦИАЛЬНЬХУРАВНЕНИЙ Изобретение относится к области вычислительной техники и может быть применено для решения с высокой точностью систем обыкновенных дифференциальных уравнений, например, в системах автоматического регулирования и управления динамическими объектами,Известны вычислительные устройства и системы для решения систем обыкновенных дифференциальных уравнений, содержащие блоки умножения, суммирова. ния, интегрирования, блоки коммуТаторов, блоки памяти, блоки управления (11. Основньм недостатком известной вычислительной системы для решения 15 дифференциальных уравнений является сравнительно невысокая точность вы-числения вектора искомых неизвестных.Наиболее близким по технической сущности к предложенному является 20 устройство для решения систем дифференциальных уравнений, содержащее блок памяти, первый; второй, третий, четвертый и пятый выходы которого подключены соответственно к первому, второму, третьему, четвертому и пятому входам блока реккурентных вычислений, первый выход которого соединен с первьм входом блока памяти и со вхо дом первого сумматора, выход которого 30 подключен соответственно к первомувходу блока сдвига, второй и третийвыходы которого соединены соответственно с шестым и седьмым выходамиблока памяти, и к первому входу первого коммутатора, второй вход которого соединен с выходом блока сдвига,первый выход первого коммутатора подключен к первому входу элемента. ИЛИ,выход которого подключен ко входувторого сумматора, выход которого .соединен со входом блока сравнения,выход которого подключен ко вхойу блока управления, второй и третий входыэлемента ИЛИ соединены сбответственно с первьм и вторым в.ыходами второгокоммутатора, первый и второй входыкоторого подключены к первому и второму выходам блока реккурентных вычислений, шестой и седьмой входы которого соединены соответственно совторым выходом первогокоммутатораи с третьим выходом второго коммутатора, восьмой вход блока реккурентных вычислений подключен к выходупервого блока сумматоров, управляюцие входы блока памяти, первого ивторого сумматоров, блока сдвига,первого блока сумматоров блока реккурентньж вычислений, блока сравнесчитывание из блока 8 памяти на входы блока 7 сумматоров и последовательное суммирование в нем (щ раз) соответствующих компонентов векторов П (О), Чф (0), Х( (0), т.е. вычисляются компоненты вектора В(О) дискрет.1. По сигналам управления из блока б, поступающим на управляющие входы управляющего триггера 24, блока 16 сравнения, блока 3 сумматоров, блока 7 сумматоров, сумматоров 14 и 15, осуществляется установка в них: кодов нуля нулевых начальных условий.По сигналам управления из блока б управления, поступающим на управляющие входы элемента 28 И коммутатора5 12, инвертированный вектор(-Х 0 дискрет с выходов блока 22 инверторов знака через открытый элемент ,28 И поступает через элемент 13 ИЛИ ;на входы сумматора 14. По. сигналам"20 управления, поступающим из блока б .управления на управляющие входы сумматора 14, осуществляется суммирование занесенного первоначального в него кода нуля и значения вектора щ ; (-Х х (0) ) дискрет2, После этбго из блока 8 памяти в блок 9 реккурентных вычислений считываются значения коэффициентов . 30 Нс + 1), вектора Гс) дискрет, компонент матриц (-В) и (-А), соответственно значение Х(1) из блока 9 рек-ф курентных вычислений поступает на. входы блока 8 памяти, сумматора 15 и ком-З 5 мутатора 11. По сигналам упранлення, поступающим из блока б на управляющие входы блока 8 памяти и сумматора, осуществляется запись полученного текущего значения хр(1) вектора дискретв блоке 8 памяти й суммирование, пЕрноначально эанесеннбгов сумматор 15 кода нуля с вектором Х(1). Одновременно вектор Хд (1) через открытый единичным сигналом управггения с инверсного выхода управляющего триггера 24 элемент 25 И поступает через элемент 13 ИЛИ на вход сумматора 14, в котором по сигналам из блока б управления, поступающим на управляющие входы сумматора 14, осуществляется вычисление 50 текущего. значения левой части усло" вия: (Х, (1) - Х ( (0) ), поступающей на входы блока 16 сравнения. По сигналам управления из блока б осуществля- ется установка н исходное (нулевое) 55 состояние блока 3 сумматоров и блока 7 сумматоров. При поступлении управляющих сигналов из блока б на управляющие входы блока 16 сравнения осуществляется проверка условияХ (1) Х(0)" 6Если условие выполнено, то код выполнения условия с выходов блока 16 сравнения поступает на входы блока буправления, после. чего управляющие сигналы с выходов последнего, поступая на управляющие входы элемента 27 И, открывают его, и вектор поступает с выхода блока 10 сдвига на входы блока 9 реккурентных вычислений, Следовательно, в следующем цикле работы-. вычислительной структуры на вторые.нходы первого блока 29 умножителейадью,поступает вектор Хх(0) =.хсс)е вместо вектора Х. ПО сигналам уйравления, поступающим последовательно во времени на второй 21 и первый 20 запоминающие регистры, осуществляют" ся сдвиг информации( в блоке 10 сдви-: га: вектор Хо (0) записываЕтся из пер 1 ного запоминающего регистра 20 во второй запоминающий регистр 21 вместо вектора Х(О), а в первый запоминающий регистр 20 записывается Х (0) с выходов сумматора 19. Если условие Ы 1: Т достижения конца интервала интегрирования выполнено, ть вычисле-: ния останавливаются; в противном случае осуществляется следующий (1+1)Йй цикл работы вычислительной структуры- аналогично описанному ниже, начиная с пункта 1. Если УсловИе не выпслнЕеное то по сигналам из блока 6 управления на г первые и вторые входы умножителя 1 ,из блока 8 памяти считываются значения векторов дискрет Х (1+1-8) и коэффициентов с+1-С) / (1+1) соответственно, а на вторые входы группы блоков 2 умножения значения векторов т),; (Е), П; (Е), Ц,; (Е), Ч(Е),Ч(6)е Ч(1), Ж(8), 111 (е). , И,(Г), после этого поступают сигналы управления из блока б на уггравляющие входы блока сумматоров 3, Приведенная последовательность операций повторяется (1 с + 1) раз, то есть реализуется зависимость вида;Ех )с- д-.е- це, Се) ха+е-е)ЬОПосле этого по сигналам из блока б. управления, поступающим на управляющие входы блока 8 памяти, коммутатора 5, и блока 7 сумматоров, осуществ-. ляется умножение полученных сумм парных произведений на соответствующие коэффициенты Й, 6 и (-р), последовательное поступление (в течение щ тактов) полученных значений некторовс+1) е Ъс (1+1) е 1 е 1 е ("+1) с выходов блока 4 умножения через коммутатор 5 на входы блока 7 сумматоров и блока 8 памяти, то есть осуществляется вычисление следующего текущего значения вектора В,(1+1) и запись в блок 8 памяти векторов П ,(1+1), Ч%+1), Х ,с+1) . После этого, подачей сигналов управленияка сравнения, выход которого подключен ко входу блока управления, второй и третий входы элемента ИЛИ соединены соответственно с первым и вторым выходами второго коммутатора,первый и второй выходы которого подключены к первому и второму выходамблока реккурентных вычислений, шес, той и седьмой входы которого соединены соответственно с вторьм выходом1первого коммутатора и с третьим выходом второго коммутатора, восьмойвход блока реккурентных вычисленийподключен к выходу первого блока сумматоров, управляющие входы блока памяти, первого и второго сумматоров,блока сдвига, первого блока сумматоров, блока реккурентных вычислений,блока сравненйя, первого и второгокоммутаторов, второго блока сумматоров соединены с соответствующими выходами блока управления, группа блоков умножения, блок умножителей,о т л и ч а ю щ е е с я тем, что,с целью расширения класса решаемыхзадач за счет возможности решениясистем уравнений с произвольным ви-.дсм нелинейности, в устройство допол нительно введены третий ксммутатор"и умножитель, причем первый и второйвходы умножителя подключены к восьмому и девятсму выходам блока памяти,первая группа выходов которого соединена с первой группой входов группыблоков умножения, вторая группа входов которой подключена к выходу умножителя, выходы группы блоков умножения соединены со входами второго бло-,ка сумматоров, выходы которого подключены к первой группе входов блокаумножителей, вторая группа входов ко-торого соединена со второй группойвыходов блока памятивыходы блокаумножителей подключены ко входамтретьего коммутатора, выход которогосоединен со входом первого блока сумматоров и со вторж входом блока па.мяти, управляющий вход третьего коммутатора, подключен к соответствующему выходу блока управления,Формула изобретенияеУстройство для решения систем диф- Я ференциальных уравнений, содержащее блок памяти, первый, ВтОрой, тРетий, четвертый и пятый выходы кбторого подключены соответственно к первому, второму, третьему, четвертому и пято- щ му входам блока реккурентных вычислений, первый выходкоторого соединен с первьм входом блока памяти и со входом первого сумматора, выход которого подключен соответственно к первому входу блока сдвига, второй и третий ,4 вхоцы которого соединены соответствен. но с шестым и седьмцМ Выходами блока памяти, и к первсму входу первого коммутатора, второй вход которого соединен с выходЬм блока сдвига, пер 0 вый выхоц первого коьмутатора подключей .к первому входу элемента ИЛИ, выход которого подключен ко вхо. ду, второго сумматора, выход котЬрого соединен со входом бло. 51 из блока 6 управления на счетный вход управляющего триггера 24; последний переводится в противоположное, состояние (в рассматриваемом случае - единичное). единичный сигнал с прямого выхода триггера 24 открываетэлемент 26 И, а нулевой сигнал с инверсного выхода триггера 24 закрывает элемент 25 И. После этого по сигналам управления из блока 6 открывается элемент 23 И и вычисления повторяютсяаналогично описанному выше, начиная с пункта 2: вычисляется следующий вектор дискрет (в данном случае Х(2) 10 го подинтервала интегрирования, на входы сумматора 14 поступает с выходов блока 9 реккурентных вычис,лений через элемент 26 И и элемент 13 ИЛИ его инвертированное значение (-Х 0(2) ), В дальнейшем работа вычислительной структуры аналогична описанному выше, в зависимости от ре- , 20 зультатов проверки условия, осуществляется либо переход к следующему подинтервалу интегрирования, либо вычисление следующего на текущем подинтервале вектора дискрет неизвест ных аРассматриваемое устройство благодаря наличию новых элементов и связей между ними позволяет проводить решение систем обыкновенных дифферен циальных уравнений с произвольной не- линейностью. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР. У 363065, кл. 6 06 С 7/34, 23.05,73. 2. Заявка 9 2529949/18-24,03,10.77, по которой принято решение о выдаче авторского свидетельства.Нодписно венного комитета С етений и открытий 5, Раушская наб .,ж 751Государс елаи изобсква Жакаэ 9290/47 Тира еЦНИИПИ т ССРпо д р113035, Ио 3 д, 4 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 Составитель А. Колчинактор М. Минаев Техред Н.Ковалева. Корректор Ю,Макаренко