Логическое запоминающее устройство

ОП ИС ИЗОБР Союз Советски 02 Соцмалмстическ Республик(22)Заяв ио 13.12.77 (2 еиием заявки Ве 1 С 150 п исо арстввнный квмкт СССР 3) Приоритет делам нзввретеннй ковано 05.05, опубликования уб. Волко кий ордена Ленина электротем. В. И. Ульянова (Ленина) й инстит 1 Заявите) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТ ВО егистр а вательно соединенныедешифратор адреса инительный дешифраторгистром адреса, первсоединены с одними ира, элементы И, первподключены к выходак одной иэ управпяюшк входам выходногодиненный с выходнымтатор приема-выдачи,подключен к одному иэлемента ИЛИ, выходс управляюшим Входореса 21 запо мин йства ия в Недостатком извес является невозможнос нем операций синхро Белью изобретени ние области примене счет обеспечения воз ния в нем операций стного устроть выполненизации по ци ройства являетсяпри реализациидекодирования,фазового пуска.Иэ иэвестньм по техничес клам,сширея является раия устройст жности выполнекинаю инхронизации п ретению явлее устройс цикла Изобретение относится к аюшим устройствам.Известно запоминающее устройство, содержащее блоки памяти, каждый из ко-. торых хранит определенное количество5 ,одноразрядных слов и включает в себя блок дешифрации адреса, регистра слова, управляюшие логические блоки, сдвига- тель, элементы И "прямого чтения", элементы И "чтения содержимого ячейки памяти на счетные входы регистра слова,,о элементы И "чтения старшего разряда ячейки памяти на младший разряд регистра словаф, блок анализа содержимого регистра слова И15Недостатком этого запо его уст низкое быстродействие операций как кодированияак и приема и выдачи 20цс устройств наиболее близкой сущности к данному.яется логическое запомитво, содержащее последонакопитель, допог- , соединенный с ре- ые входы которого э выходов сумматоые входы которых м сумматора, вторыеих шин, а выходы- регистра, ключ, соерегистром, комму- выход которого э входов первого которого соединен м .дешифратора ад733024 20 5тор приема - передачи 15, второй элемент ИЛИ 16, дешифратор 17.Устройство содержит также управляющие шины 18-43, в том числе шину "считано эталонов" 18, шину обработано о символов" 19, шину "обработано ъ символов" 20, шину и опрос дешиИфратора 21, шину и увеличение содержимого регистра адреса на единицу 22, шину установка адреса 2 -ой ячейки 10 матрицы 1" 23, шину, установка адреса ячейки, содержащей первый эталон фазового пуска" 24, шину прием адресов ячеек с 0-го по (2-1)-ый 25, шину "прием адресов ячеек с (2 + й )-го по (2 + й +2 п )-ый" 26 шину "установка регистра 3 адреса в нулевое состо яние 27, шину" "переключения распределителя 28, шину "установка начального состояния 29, шину "разрешение передачи " 30, шину "распределитель находится в конечном состоянии" 31, шину "установка сумматора в нулевое состояние 32, шину фиксация переносаф 33, шину разрешения чтения 34 шину разрешение перезаписи" 35, шину сдвиг содержимого регистров влево на один разряд" 36, шину выбор режимаф 37 шину вькод устройствами 38, шину фвход устройства" 39, шину "управление приемомз 0 информации в выходной регистр 40, шину "опрос" 41, шину "результат опросаф 42 и шину "установка выходного регистра в нулевое состояние" 43.Входы коммутатора 13 подключены к выходам распределителя сигналов 5, регистров 12 и 11. Одни выходы сумматора 8 соединены с первыми входами регистра 3, Выходы коммутатора 13 под 40 ключены ко вторым входам регистра 3.Один из выходов регистра 11 соединен со входом регистра 12. Входы коммутатора 4 подключены к выходам распределителя сигналов 5 и матриц 1, а выходы45 к одним из входов д элементов ИЛИ 7, выходы которых соединены с первыми входами сумматора 8. Входы элементов И 6 подключены к выходам матрицы 1, а выходы - соответственно к другим вхо 50 дам элементов ИЛИ 7 и вторым входам сумматора 8 Другие выходы сумматора 8 и шина 41 соединены со входами элемента ИЛИ 16, выход которого подключен к шине 42. Управляющие входы распреде пения сигналов 5, элементов И 6, р- гистров 11 и сумматора 8 соединены соответственно с управляющими шинами 28, 29, 31, 30, 36, 32, 33. бОдин из примеров распределения матрицы 1 постоянного запоминающего устройства приведен на фиг. 2.Логическое запоминающее устройствовыполняет операции кодирования, декодирования информации и приема выдачу фазового пуска, поэтому матрица памяти раэбивается на 3 области. Первая область44 матрицы 1 предназначена для реализаций операций кодирования, декодироюния информации. Вторая 45 и третья 46область матрицы предназначены для реализаций соответственно операций приемаи выдачи фазового пуска.В ячейках области 44 и матрицы 1по адресам с нулевого ао (2 -1)-ыйкзаписаны т -разрядные многочленыошибок,. в младших фК" разрядах ячеекс адресами с 2 -го по (2 + о )-ыйк Кзаписана транспортированная проверочнаяматрица Н циклического кода, в старших "К" разрядах ячеек с адресами с2 -го по (2 + гд )-ый записана маНтрица проверочных символов Я порождающей матрицы Р.Таким образом, область 44, предназначенная для кодирования, декодированияинформации в циклическом коде с исправлением одной ошибки, занимает областьпамяти с адресами от О-го до (2 +П)го, Область 45 ячейки с адресами с(2 + й )-го до (2" +11 )+2 -го предназначена для приема фазового пуска.Эта область разделена на . равных зонс объемом 2 э х р, в которых запканы коды ошибок.Область 46 ячейки с адресами с(2+ о )-го по (2 + О +р)-ыйпредназначена для хранения эталоновфазового пуска (где р =М/и ),Рассмотрим работу логического запоминающего устройства. Начнем с операции выдачи фазового пуска. В исходномсостоянии сумматор 8 установлен в нулевое состояние сигналом на шине 33, вы-,ходной регистр 11 установлен в нулевоесостояние сигналом на шине 43, целипереносов сумматора 8 отключены нулевым сигналом на шине 32, ключ 14 закрыл, на регистре 3 адреса установленадрес первого эталона фазового пуска,распределитель сигналов 5 установленв начальное состояние сигналов на шине 29, что означает отключение коммутатора 13 и коммутатора 4,На шины 34 и 30 поступают сигналыразрешения и первый эталон считывается из матрицы 1 через элементы И 6733024 35 на сумматор 8, На шину 35 поступает управляющий сигнал, и содержимое сумматора 8 через элементы И 9 переписывается в выходной регистр 11. На шину 36 поступает сигнал и содержимое стар 5 шего разряда выходного регистра 11 поступает на шину 38. Подсчет числа выданных символов с выходного регистра 11 происходит следуюшим образом. Регистр 3 адреса устанавливается в нуле вое состояние подачей сигналов на шину 27. На шину 22 подаются сигналы счета. Проверка количества выданных символов производится опросом дешифратора 17 при подаче сигналов на шину 21. На шине 20 появляется единичный сигнал, если выдано щ символов фазового пуска,При передаче последуюших эталонов фазового пуска на регистре 3 адреса устанавливается адрес 1 эталона и программным путем производится модификация адреса, Число выданных эталонов определяется опрОсом дешифратора 17 (на шине 18 появляется единичный сигнал, если выданы все эталоны).25Аналогично рассмотрим операцию приема фазового пуска, В исходном состоянии ключ 14 открыт, сумматор 8 установлен внулевое состояние, цепи переносаЗО подключены и сумматор 8 выполняет роль арифметического сумматора, распределитель сигналов 5 установлен в начальное состояние, коммутатор 15 отключен. Подачей сигнала на шину 28 распределитель сигналов устанавливается в первое положение. На шину 36 подается сигнал и содержимое регистров 11 и 12 .сдвигается влево на один разряд, На шину 40 поступает сигнал и символ информации поступает по шине 39 и через , ключ 14 записывается в младший разряд выходного регистра 11, Коммутатор 13 адреса подключает выходы регистра 12 (распределитель 5 в первом состоянии) к входам регистра 3 адреса. На шину 26 подается сигнал и содержимое первой группы из б - разрядов регистра 12 переписывается в регистр 3 адреса. При подаче на шину 34 сигнала из матрицы 1 считается код ошибки и через коммутатор 4, установленный в первое состояние, через элементы ИЛИ 7 поступает на счетные входы сумматора 8, Производится опрос элемента ИЛИ 16 подачей сигнала на шину 41. При нулевом сигнале на шине 42,. т,е, ошибка меньше допустимой, производится опрос следующих 8групп разрядов регистров 12 и 11. Дляэтого распределитель сигналов 5 устанавливается в следующее состояние подачейсигнала на шину 28. Коммутатор 13 подключает выходы следующей группы рарядов регистров 12 и 11 и осушествляется проверка числа ошибок в этой группе, как это было показано выше, суммарная ошибка 1 накапливается в суммато-,ре 8,Процесс приема фазового пуска продолжается до окончания просмотра всейгруппы разрядов регистра 12 и 11, единичный сигнал на шине 31, при условии,что суммарная ошибка не превышает числа допустимых ошибок 1 оп, т.е. наличие нулевого сигнала на шине 42,Если в процессе обработки на шине42 появится единичный сигнал, т.е. числоошибок превысит допустимое, то алгоритмприема фазового пуска начинается с самого начала,Выполнение операций кодирования, декодирования информации в циклическомкоде подробно изложено в (П).Кратко опишем выполнение операциикодирования информации в циклическомкоде данным логическим запоминающимустройством,Для получения комбинации циклическогокода нужно умножить строки матрицыпроверочных символов К порождающейматрицы на коэффициенты информационногомногочлена у (х) и результаты произведений сложить.Б исходном состоянии коммутатор 15находится в положении "выдача", ключ14 закрыт, в регистре 3 адреса установлен адрес 2 -ой ячейки матрицы 1, сумматор 8 установлен в нулевое состояние,цепи переноса отключены, в выходномрегистре 11 записана информационнаяпоследовательность, распределитель сигналов 5 установлен в начальное положение, На шину 36 подается сигнал и содержимое регистров 12 и 11 сдвигаетсявлево на один разряд,и символ информационной последовательности поступает нашину 38 и одновременно через коммутатор 15 и.элемент ИЛИ 10 на вход дешифратора 2 и если символ единичный,то из матрицы 1 считывается один измногочленов проверочных символов порождающей матрицы и через элементы И 6(на шине 30-единичный сигнал) записььвается в сумматор 8, На шину 21 подается сигнал и проверяется условие выдачи п информационных символов из выход733 024 10 40 9ного регистра 11, о чем будет свидетельствовать сигнал на шине 20, Если выдано меньше о символов, то есть на шине 20 отсутствует сигнал, то содержимое регистра 3 адреса увеличивается на еди ницу, для этого на шину 21 подается сигнал и далее продолжается выдача информационных символов из выходного регистра 11 и считывания многочленов проверочных символов из матрицы 1, которые 0 суммируются по модулю два с содержимым . сумматора 8. Если выдано пз символов, то на шине 20 появляется сигнал, то есть из выходного регистра 11 будет выдана вся информационная последовательность, а в сумматоре 8 будет записан много- член проверочных символов кодовой последовательности. На шину 35 поступает сигнал.и многочлен проверочных символов переписывается через элемент И 9 Ю в выходной регистр 11 из сумматора 8, причем проверочные символы заполняют К старших разрядов выходного регистра 1 1, а содержимое младших разрядов не имеет значения. При дальнейшем поступлении импульсов сдвига на шину 36 проверочные смиволы поступают на шину 38. После каждого такта сдвига опрашивается дешифратор 17 подачей на шину 21 сигнала и проверяется условие выдачи й,30 символов кодовой последовательности, о чем .будет свидетельствовать сигнал на шине 19.Если условие не выполняется, то продолжается выдача проверочных символов, в противном случае кодирование заканчивается.В описанном устройстве расширена область применения эа счет операций синхронизации по циклам и, таким образом, совмещены в одном устройстве функции кодирования-декодирования и синхронизации по циклам. Это позволяет умень шить аппаратурные затраты на 20-30% и повысить регулярность устройства, Формула изобретенияЛогическое запоминающее устройство, содержащее последовательно соединенные регистр адреса, дешифратор адреса и накопитель, дополнительный регистр, соединенный с регистром адреса, первые,входы которого соединены с одними иэвыходов сумматора, элементы И, первыевходы которых подключены к выходамсумматора, вторые - к одной из управляющих шин, а выходы - ко входам выходного регистра, ключ, соединенный свыходным регистром, коммутатор приемавыдачи, выход которого подключен к одному иэ входов первого элемента ИЛИ,выход которого соединен с управляющимвходом дешифратора адреса, о т л ич а ю щ е е с я тем, что, с цельюрасширения области применения устройстваза счет обеспечения воэможности вымолнения в нем операций синхронизации поциклам, оно содержит коммутатор сигналов чтения, коммутатор адреса, распределитель сигналов, дополнительный регистр,дополнительные элементы И, второй элемент ИЛИ и группу дополнительных элементов ИЛИ, причем входы коммутатораадреса подключены к выходам распределителя сигналов, дополнительного регистраи выходного регистра, а выходы - ко вторым входам регистра адреса, один из выходов выходного регистра соединен совходом дополнительного регистравходыкоммутатора сигналов чтения подключенык выходам распределителя сигналов и накопителя, а выходы - к одним иэ входовдополнительных элементов ИЛИ, выходыкоторых соединены с первыми входамисумматора, входы дополнительных элементов И подключены к выходам накопителя, а выходы - соответственно кдругим входам дополнительных элементовИЛИ и вторым входам сумматора, другиевходы сумматора и другая управляющаяшина соединены со входами второго элемента ИЛИ, управляющие входы распределителя сигналов, дополнительных элементов И, дополнительного регистра и сумматоры соединены с соответствующимиуправляющими шинами .Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР553682, кл, б С 15/00, 1976.2. Авторское свидетельство СССРМ 610174, кл. Я С 15/00, 1976