Запоминающее устройство

О П И С А Й И Е 1)(Ве)-(оовИЗОБРЕТЕМ ИяК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ( Союз Советских Социалистических Республик)С с присоединением заявки Государстаеннаи комитет Соаета Министраа СССР оо делам изобретений и открытий(72) Авторы изобретени К, Г, Са.(офапов, Я, е) 513; тыевок и д,(:., ,арлам Киевский ор деча Ле.;цпоптехническ 1 й цнстету я Вапико).; Октябрьской социапистиче ;.(Е ВО П)ОП;И)"(. 50 кога е 54) ЗАПОМИНАЮ 11(Ес РО 1 ЕСТЕ Изобретение относится к онаюецих устройств.Одно из известных устройскопитель из сегнетоэлектричесформаторных элементов памятоснове широкополосных пьезоторов, разрядные шины котороходами усилителей считыванияшины - с шиной нулевого потвые шины - с выходами фор)налов возбуждения, входы коеецы к дешифратору, которыйполнен стробируемым 11. ласти започитв солер ких пьеи, напри трансфо го связа , экрани енциала ировате торых и может кит ца отрацс чср н НЫ С ВЫ- руюшиечислолей сигодсоели- ( бь;ть выНедостатком этого устроиства является Невысокая скорость раооты.Из известных устройств наиболее близким 1 б техническим решением к данному изобретению является запомицаюшее устройство, солержашее накопитель на сегнетоэлектрических ьезотрансформаторных элементах памяти, разрядные шины которого соединены со входами уснилителеи считывания, а числовые шины - с выходами соответствуюших ключевых элементов, и дешифратор адреса 121.Это устройство не позволяет достичь максимально возможной скорости считывания информации, которую допускают сегцетоэлектричсзкис пьезотр;свор аторные э.емец) ы пая ти и кОте)1)3 О 13 цичс (1 Ге).ст)иеск)(ц раз- .11 ( (р ( )ч ": Т 3 к (и э,ч С)1 Т 0 В .В 1 звсстцо)( у с 01 с Гвс пр 1 форм 1,)(11(1 и и.ц) л(. 13 Напряжен 5 Возочж сниц кек л(Й.ЧИООВ 3 ,ГЬ СГНИЛОВ 1:)ЗОУЖ С(51лов тельно поласг з числовую шину 1;акоп- Геля вначале цмульс токз заряла : м,ос(и чцсловой (иицы ло, апряжейия Возбужлешя.3 за Гсм ичульс тока разрял 3 емкости От апряжния Возб) жлеия ло цсхолцого состо)н.я. Нсоохг)лцмо )т)стить, чГО кажлыи 110- следу к)ш; и цикл счить(Нация ин1)рмации мож- НО Н 3.1 И НИТЬ ПЕ) И Н ЦИ)ЦЛЬНЕ) Т 0,1 ЬКО ПОС. Е ВОЗВ)3(та ВозочждасмОЙ числОВОЙ цицы Б исход. цое состояцис, характеризующееся опрслелец- нОН исходной В(.личиОЙ 331(яла, накопленОГО на ехкост 1 этОЙ и;ы ц 1)авн)ГО, В (Встности, нулю. Вместе с тем, В известном ЗУ олагола - ря полаче на возбуж Еасю ю ч(Словук) шину Н 3 КОГ 1 ТЕ,151 ВТОРОП) И) ПУ, 103 ТОК;1, ИРОТИБО- фазого первому имульл ток(1, Обеспечивается Бзврт В исхОлнОС сост 05 Иис (по цакопл(ен 10 зу нач кости зар 5 лу) и 1)азрядных 1 цин Н 3 К 0 П и Т СЛ 51 И Н ф 0 Р М 3 ЦИ .Е ив Олн 3 п 1) 13 ОГ) 311 иче)Я скОРОст и считыВания ифопмации В изестном 3 сОстОит в следующем, Наличие сигналов помех на разрядных шинах накопителя, порождаемых электромеханическими колебательными процессами в пьезотрянсформаторных элементах памяти в моменты формирования фронтов импульса напряжения возбуждения, требует обеспечить гаузу кяк между передним и задним фронтами одного импульса напряжения возбуждения, так и между двумя следующими друг за другом импульсами напряжения возбуждения. Это накладывает дополнительные ограничения нг допустимую максимальную частоту считывания информации, а также увеличивает время выборки информации из устройства.Недостатком известных устройств является и то, что в них в течение каждого цикла считывания информации дваждь имеет место импульсное потребление хОгцност 1, а именно: при формировацип как переднего, так и заднего фронтов импульса папряженця возбуждения.Целью настоя 1 цего изобретения является повышение быстродействия устройства и снижение потребляемой мощности.Поставленная цель достигается тем, что устройство содержит дополнительные элементы памяти, элементы связи и блок слежения за полярностью выходных сигналов, информационные входы которого подкл)очены к выходам усилителей считывания, а выходы - к информационнь;и выходам устройства, управляющий вход блока слежения зд полярностью выходных сигналов через элемецты связи соединен с выходами соответствуюцих ключевых элементов, входь дополнительных элементов памяти подключены к соответствуощим выходам дешифратора адреса, а выходы -- ко входам ключевых элемецтов.Ня фиг, 1 представлена структурная схема зап(о инающео устройства; ня фиг. 2принципидльнд 51 схс 112 бло 12 сеС)кения за полЯрностью считанных сигналов; . а фиг. 3 - принципиальная схема усилителя считывания.Запоминающее устройс 1 во (см. фиг. 1) содержит накопитель 1., блок 2 управления И) адресу. блок 3 усилителей считывяпиЯ и блОк 4 слежения за полярностьк) считанных сигналов.Накопитель 1 информации содержит сегнетоэлектрические пьезотрацсформаторные элементы памяти, Ооъединен 1 ые Б ячейки памяти 5 на основе широкополосных пьезотрацсформдторов, например серийные ицтегральцые пьезокерамическ)е микросхемы типа 307 РВ 1 Щ 43,387.015.ТУ. Входные электроды 6 ячеек памяти 5 подключены к числовым шинам 7 накопителя, экранирующие электроды 8 - к экранирующим шинам 9. Выходные электроды 10 ячеек памяти 5 объединены в разрядные шины 11, которье соединены с входами усилителей считывания 12 в блоке 3. Пьезокерамическая пластин 13 секции возоуждения каждой из ячеек памяти 5 имеет жесткую поляризацию. Участки сегнетоэлсктричсской 5 ьезокерамики пластины 14 геердторнои секции под выходными электродами 10 могут иметь различную поляризацию, причем направление ее определено записанной информацией. Г 1 ьезокерамические пластины 13 и 14 механически объединены между собой электродом 8 в акустическо монолитную конструкцию.Блок 2 управления по адресу содержит 5гформирователи 1 о сигналов возбуждения, входы которых подключены к выходам дешифратора 16 адреса, а выходы связаны с числовыми шиами 7 накопителя 1. Каждый из (1)ормирователей 15 сигналов возбуждения содерщ жит ключевой элемент, состоящий из ключей 17и 18, которые выполнень( на транзисторах различных типов проводимости. При этом с выходом формирователя 15 связан через ключ 18 - источник напряжения (1 (шина 19).Кроме того, каждый из формирователей 15 15 сигналов возбуждения содержит донолнительцый элемент памяти, например триггер 20 со счетным входом, который соединен со входом формирователя 15. 1(рямой и инверсный выходы триггера 20 подключены к уцрдв,:яОщим входам соответственно клк)чей 18 и 17. Дешифратор6 адреса вы(Олцен стробируемым и связан с п)иной 21, являющейся входом устрОЙствд дл 5 сигн 2,1 я строба счевтзваци 51, а также соедцнсц с выходами регист 1)а адреса (регистр адреса на фиг. 1 не показан).25 Блок 4 слежения за полярностью считани.х сигналов содержит элемент задержки 22 сигнала строба считывания, через которь 1 й стробируемый усилитель 23 сигналов управления связан с ц 1 иной 21. Усилитель 23 выполнен с низкоомным входным сопротивлением и его 30вход является управляющим входом олока 4 (шина 24), к которому через элементы связи, например конденсаторы 25, подключены выходы формирователей 15 сигналов возбуждения блока 2, Выходы усилителя 23 сигналов управления соединены с входами переклк)чателя 26 напряжений, к выходам которого подключены транзисторные каскады 27. Входы транзисторных каскадов 27, являюшиеся информационными входами блока 4, соединены с выходами соответствующих усилителей считывания 40 . 12 блока 3. Выходы транзисторных каскадов 27связаны с информационными вьходдми устройства, соединенными с входаи регистра числа (регистр числа ца фиг. 1 не показан). В каждом транзисторном каскаде 2 блока 4 (см.фиг. 2) база транзистора 28 является входом каскада, я эмиттер, к котором подключен резист 01) 29, -- его выходом. КО;,:скторь Всех транзисторов 28 связаны через ключ 30 переключателя 26 напряжений с источником напряжения питания +Е (шина 31). К коллек торам транзисторов 28 подсоединен ключ 32.Эмиттерпые резисторы 29 всех гранзисторных каскадов 27 соединены с шиной 31 через ключ 33. Управляощие входы ключей 30 и 34, а также ключей 32 и 33 переключателя 26 55напряжеци й подключены к соответс гвующи м выходам синхронного Д-триггера 35 в усилителе 23 сигналов унрдвления. Триггер 35 построен на однотипных двухвходовых элементах ИНЕ 36, 37, 38 и 39 транзисторно-транзистор(бй логики. Вход синхронизации тригге ра 35 (входы элементов И - НЕ 36 и 37) сое 597006,;инеп с выходом элемента задержки 22 сигнала строба считыцац. Я. К инфОрмационному В: Оду -.рцгера 35 (другой вход элемента 36) 1 одкло:ец коллектор ранзисора 40, эмиттер .Оторого через "езистор 41 связан с источни- КО.; напряжения п),ания -г", (шина 42). Кроме того, эмиттер транзистора 40, являющийся вхо- .К)м усилителя 23 сигналов управления, подключен к управлн сшему входу блока 4 (шина 24).Каждый из, ил,тслей считывания 12 устройства (см. )1 Г. 1 Выполшц по схеме (см. фиг. 3), кот)рая обладает цизкоомцым входным со:ротивгп цием и является наиболее предпочтительной В отношении аппаратурных затрат цри реа 51 зации, а также потребления мощности. Бходнои .аскад усилителя считывания построен ца тра,зи "торе 43, который включец по схеме с эмиттерцым входом (общей базой). При этом эмиттер транзистора 43 через резистор 44 связан с источником напряжения питания -Е (шина 45), 2 коллектор через резистор 46 соединен с источником напряжения питация +Е (шина 47). )Миттер транзистора 43 является входом усилителя считывания, 2 коллектор - через разделительный конденсатор 48 связан с базой Выходного транзистора 49. База и коллектор транзистора 49 соответствешо через резисторы 50 и 51 связаны с источн 5 ком питания + В. ВыхОдОЧ уси,ителя считывания является коллектор транзистора 49 Устрост: , одержит шину нулевого потенциала 52. ЗапоминаОщее устройство имеет три режима работь,: ре)ким записи информации, режим хранения и режим считывания информации.Запись Информации в накопитель 1 осу)це тВЛ 5 етс 5 эле)"Гр)чсск)м путем и заключается и у тацовкс.соответствующих направлений поЛ 5 р ации учас.к.) ссгцетоэлектрической пьезоксгамики пластины4, расположенных меж,у каждым из выходных электродов 10 и экрапируюц 5 м электродо) 8 ячеек памяти 5 накоитсля. Для обеспечения возможности заиси информ;.Нии накопитель 1 может быть зыполнец В Виде съе)НОГО модуля (или Груп-ы съемных .)дулей), к внешним выводам которого подключены числовые 7, экранирую.ге 9 и разр)1 ны 1 Нины н 2 копителя 1.процессе записи .Пформации съемный модул. Накопителявынимают из запоминаю- ПСО УСТРОйСТВП и ПОДКЛЮЧ 2 ЮТ К аВТОНОМНОМУ блоку элект 1.и вской записи информации. 1 оследний Г)ыр,:б) тывает напряжение поляризации 1 кр, которос;Одвод.:.тся к экранируюцим 9 ч разряднымш.кам накопителя 1 в соот". твии с зап:;сь пае.,)ой информацией. Под ВОЗДСИСТВИЕМ Э. ЕКТГ)ИЕСКОГО ПОЛЯ, СОЗД 2)НОГО между экраццруюц,ц;,; электродом 8 и каждым цз ва)хо.51 ых эл;Родов 1 О выбРанной Ячейки памяти 3. )кды й 3 эдеме)1 тов памяти ПЛаСТИЦЫ," 1:О)151 РИЗУЕТСЯ В СООТВЕТСТВУЮЩЕМ направлении. Прц этом ложная запись или разрушение "рацц:;ой ип)ормации в цевыбранных ячейках памяти 5 накопителя 1 не происходит. Посл Нерезанно) информации съемный модуль зо 15 2 б 75 ЗО Зб 40 4 5 О 55 60 накопителя 1 возвращают в запоминающее устройство.В режиме хранения информации накопитель принципиально це потребляет электрическую энергию и сохрацность записанной в цем информацц ЦЕ ЗаВИСИГ ОТ ВРЕМЕНИ И ВЫКЛЮЧЕНИЯ питания. В режиме считывания информации устройство допускает выборку хранимой информации с произвольным доступом к числовым шинам 7 накопителя 1. В начальный момент цикла считывания информации от регистра адреса на входы дешифратора 16 подаются сигналы кода адреса, по которому необходимо произвести счигывание информации. Затем на шину 21 поступает сигнал строба считывания - короткий положительный импульс напряжения. В результате в том формирователе 15 сигналов Возбуждения, который подключен к выбранному Выходу дешифратора 16, импульс напряжения воздействует на счетный вход триггера 20. При этом триггер 20 изменяет свое состояние на обратное предшествующему, что обх словливает также и изменение состояния ключей 17 и 18. Например, если в начальный момент ключ 17 был открыт, а ключ 18 - закрыт, то после переключения триггера 20 ключ 7 закрывается, а ключ 18 - открывается. Вследствие этого с выхода ключа 18 в соответствующую числовую шину 7 накопителя протекает импульс тока возбуждения, в данном случае положительной полярности, который заряжает до напряженияпаразитный конденсатор, включенный между входным электро-. дом 6 и экранирующим электродом 8 выбрацг ной ячейки памяти 5, т.е. между возбуждаемой числовой шиной 7 накопителя и шиной 52 нулевого потенциала. Формирующийся при этом на входном электроде 6 перепад напряжения прикладывается к пьезокерамической пластине 13 секции возбуждения ячейки памяти 5 и вследствие явления обратного пьезоэлектрического эффекта она деформируется. Благодаря наличию механической связи деформируется и пьезокерамическая пластина 14 генераторной секции ячейки памяти 5. Вследствие явления прямого пьезоэлектрического эффекта на каждом из выходных электродов 1 О выбранной ячейки памяти 5 появляется нескомпенсированный электрический заряд, знак которого определяется направлением поляризации соответствующего участка пьезокерамики пластины 14 под электродомО, т.е. информацией, хранимой в каждом элементе памяти выбранной ячейки памяти 5. В силу того, что усилитель считывания 12 обладает достаточно цизкоомным входным сопротивлением, то практически весь нескомпенсированцый электрический заряд, образовавшийся на выходном электроде 10 ячейки памяти, в виде информационного импульса тока протекает по входной цепи усилителя считывания, т.е. по цепи Эмиттера транзистора 43 (см. фиг. 3), причем полярность информационного импульса тока определяется знаком вышеуказанного электрического заряда. Импульс тока в цепи эмиттеоа15 транзистора 43, раоотаюшего в линейном режиме, обусловливает протекание примерно такой же величины импульса тока и в цепи коллектора транзистора 43. При этом на резисторе 47 формируется импульс напряжения, который через конденсатор 48 прикладывается к базе транзистора 49, работаюшего в ключевом режиме. В результате на коллекторе транзистора 49, т.е. на выходе усилителя считывания 12, имеет место отрицательный импульс напряжения, когда на вход усилителя считывания воздействует информационный импульс тока положительной полярности, Так как низкоомное динамическое входное сопротивление усилителя считывания 12 практически накоротко замыкает соответствуюшую разрядную шину 11 накопителя 1 с шиной 52 нулевого потенциала, то на разрядной шине не накапливается электрический заряд, образующийся при считывании информации, и, следовательно, остается практически неизменным потенциал разрядный шины накопителя. С выхода усилителей считывания 12 сигналы кода считанного числа поступают на входы блока 4. Кроме того. одновременно с вышеописанными процессами, происходящими в накопителе 1 и усилителях считывания 12, в блоке 4 устройства имеют место следуюшие процессы. Положительный импульс тока возбуждения, протекающий с выхода ключа 18 выбранного формирователя 15, заряжает до напряжения (.) соответствуюгций конденсатор 25. При этом положительный импульс тока протекает через шину 24 по низкоомному входному сопротивлению усилителя 23 сигналов управления, т.е. по цепи эмиттера транзистора 40, включенного по схеме с эмиттерным входом (обшей базой) и работаюшего в линейном режиме. Положительный импульс тока в цепи эмиггера транзистора 40 обусловливает уменьшение практически до нуля коллекторного тока этого транзистора. Отсутствие тока в цепи коллектора транзистора 40 эквивалентно воздействию высокого потенциала на информационный вход триггера 35, т. е. на вход элемента 36 транзисторно-гранзисторной логики, например интегральной микросхемы типа 134 ЛБ 1. Одновременно с этим на вход синхронизации триггера 35 воздействует короткий положительный импульс напряжения - сигнал строба считывания, задержанный элементом задержки 22 на соответствующий промежуток времени. Вследствие этого триггер 35 устанавливается в такое состояние, при котором на выходе элемента И - НЕ 39 формируется высокий потенциал, а на выходе элемента И НЕ 38 - низкий потенциал. Под воздействием этих потенциалов ключи 32 и 33 переключателя 26 закрыты, а ключи 30 и 34 открыты, благодаря чему коллекторы транзисторов 28 подключены к источнику напряжения питания - Е (шина 31), а резисторы 29 - к шине ну.евого потенциала. При этом транзисторы 28 (типа и-р-и) находятся в прямом включении и транзисторные каскады 27 работают в рекиме эмиттерных повторителей. В результате сигналы кода считанного числа, воздействую 25 30 Зб 40 45 50 55 шие на базы транзисторов 28, без изменения полярности появляются на эмиттерах этих трлнзисторов и поступают на входы регистра числа. Однако в сегнетоэлектрическом пьезотрансформаторном ЗУ емкостной характер сопротивления числовых шин накопителя обуславливает необходимость в том, чтобы в каждом последуюшем цикле считывания информации полярность одиночного импульса тока возбуждения выбранной числовой шины накопителя была противоположной полярности импульса тока воз бужления в предыдущем цикле считывания информации по данному адресу. Следовательно, в описанном устройстве полярность одиночного импульса тока возбуждения каждой числовой шины может быть как положительный, так и отрицательный, что, в свою очередь, зависит от исходного состояния триггера 20 выбранного формирователя 15 в начальный момент цикла считывания информации. Так, например, если в исходном состоянии потенциалами с выходов триггера 20 открыт ключ 18 и закрыт ключ 17, то переключение триггера 20 (по сигналу строба считывания) обуславливает закрывание ключа 18 и открывание ключа 17. При этом отрицательный импульс тока возбуждения разряжает числовую шину от напряжения (.) до нулевого потенциала. Следует отметить, что наличие в составе формирователя 15 триггера 20 со счетным входом, обеспечивает возбуждение каждой числовой шины 7 накопителя 1 одиночными импульсами тока чередующейся полярности. При этом потенциал числовой шины 7 может принимать одно из двух значений нулевое либо равное ( Благодаря тому, что полярность напряжения (.) выбрана совпадающей с направлением жесткой поляризации пьезокерамической пластины 13 секции возбуждения каждой ячейки памяти 5, то исходный уровень поляризации этой пластины при воздействии напряжения (.) не изменяется, т.е. в устройстве при считывании информация не разрушается. Если учесть, что прямой и обратный пьезоэлектрический эффект, на котором основано считывание информации, является линейным эффектом, то очевидно изменение полярности одиночного импульса тока возбуждения числовой шины 7 накопителя 1 приводит к изменению полярности считанных сигналов на выходах усилителей считывания 12. Блок 4, подключенный к выходам усилителей считывания 12, позволяет перестроить полярность считанных сигналов в соответствии с полярностью одиночного импульса тока возбуждения числовой шины накопителя 1. Как было описано выше, при положительной полярности одиночного импульса тока возбуждения числовой шины блок 4 передает считанные сигналы на выход устройства, не изменяя их полярности. В случае возбуждения числовой шины одиночным отрицательным импульсом тока блок 4 инвертирует полярность считанных сигналов. Это осуществляется следуюшим образом, Отрицательный импульс тока на шине 24 блока 41 см. фиг, 2) увеличивает ток в цепи эмиттера транзистора 40. При этом в цепи коллектора транзистора 40 протекает импульс тока с входа элемента И - НЕ 36, что эквивалентно воздействию низкого потенциала на вход элемента И - НЕ 36. По сигналу строба считывания триггер 35 переключается в состояние, при котором на выходе элемента И - НЕ 39 устанавливается низкий потенциал, а на выходе элемента И - НЕ 38 - высокий потенциал. Под воздействием этих потенциалов ключи 30 и 34 закрыты, а ключи 32 и 33 открыты, вследствие чего коллекторы транзисторов 28 соединены с шиной 52 нулевого потенциала, а резисторы 29 - с шиной 31. При этом транзисторы 28 включены инверсно и транзисторные каскады 27 работают в режиме инверторов, изменяя полярность считанных сигналов. Таким образом, в блоке 4 путем изменения полярности напряжения питания транзисторных каскадов 27 и использования прямого и инверсного включения транзисторов 28 обеспечивается два режима работы каждого из транзисторных каскадов 27, а именно: режим эмиттерного повторителя и режим инвертора. Благодаря низкоомности управляющего входа блока 4 потенциал шины 24 практически не изменяется и исключена связь через конденсаторы 25 между выходами формирователей 15 сигналов возбуждения. формула изобретенияЗапоминающее устройство, содержащее накопитель на сегнетоэлектрических пьезотрансформаторных элементах памяти, разрядные ши.5 ны которого соединены со входами усилителейсчитывания, а числовые шины - с выходамисоответствующих ключевых элементов, и дешифратор адреса, отличающееся тем, что, сцелью повышения быстродействия устройстваи снижения потребляемой мощности, оно содержит дополнительные элементы памяти, элементы связи и блок слежения за полярностьювыходных сигналов. информационные входы которого подключены к выходам усилителей считывания, а выходы - к информационным выходам устройства, управляющий вход блокаслежения за полярностью выходных сигналовчерез элементы связи соединен с выходамисоответствующих ключевых элементов, входыдополнительных элементов памяти подключенык соответствующим выходам дешифратора ад 20 реса, а выходы - к входам ключевых элементов.Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССР447757,кл. б 11 С 11/22, 1974,2. Патент СШЛ М 340377, кл. 340173.2,1968,597006 гц Г ССР Редактор Р. КиселеваЗаказ 1155/50 ГНИИПИ Государственн по делам3035, Москва,Филиал ПГП ПатСоставитель В. РудаковТехред О. Луговая Корректор Н. Тупицираж 717 Подписное го комитета Совета Министровизобретений и открвггийЖ, Раушская наб., д. 4/5т, г. Ужгород, ул. Проектная,