Устройство управления каналами

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СЮИДЮЛЛЬСТВМ Союз СоветскихСоциалистическихРеспубликааявк дарственный немнтетета Инннстрае СССРделам наебретаннйн аткрытнй. а 6 о 25,0 коваи 3) Приоритет43) Опубликова 5) Дата опубл 6,76,бюмдетеи ия описанияфО 8,76 чаев, В, И. Овсяиннков, Ю,(72) Авторыэобре В. аяви(54) . УСТРОЙСТВО УПРАВЛЕ ИЯ КАНАЛАМ Изобретение относится к вычислительной технике в частности к оргвттйэацяи.структур устройств управления каналами,.и является дальнейшим усовершенсгвовапнем устройства управления каналвмя,В основном авт. св. М 386358 оии-:ано устройство управления каналами, сэдержащее блок эацросов иа передачу двнных, бнок 4 ормированяя управлякатнхсигиалов, блок сборки ииформвциоижгх тини ариф,метического и логического устройства, блокадресаттии регистров и триГгеров уираеляемых каналов, блок запросов на мжропрограммное прерывание, биски сборкиииФормвииоиных и адресных тиин и теинклночей защиты каналов, биски коммутэиии информационных тини каналов и ироаеосора н блоки управления коммутвией ии 4 ормаииоиных кин каналов и процессора.Ояааяко в известном устроМсюве управления каналами отсутствует контроль егоработы яри выполнении оиервннй ввода-вы1 вода,Цель изобретении повышение падежости работы каналов ив всех этапах вы- олнения операций ввода-вывода. Для это устройство управления каналами содер"блок контроля цередвчи управляющейинформация, блок контроля аппаратныхприоствновок, блок контроли микропрограММных приостановок и элемент ИЛИ, выход"которого подключен к выходу признака 0 сбоя устройства, первый, второй и третийвходи элемента ИЛИ соединены соЬтвев ственно с вьтхо,рами приэнжов сбояблока контроля передач упрввлшощей информации, блока контроля аппаратных преостанбвок Иа 1 блока контроля микропрограммных прностановок, инФормаиионные выходы которатхт з ФРааионным входам блока сборся итярорманионных вин арифметического и логическо ;Ю го устройства, первый и второй входы блот ка контроля передач управлякнней Ынформаии соединены соответственно с входнойшиной группы шяи управления процессора и выходом блокв адресаии регистров я М триггеров управляемых канадов, первыйвторой и третий входы блока контроля ап-:паратных приостановок подключены сооъвететвенно к выходу управления основнойпамятью блока формирования управляющихсигнадов, выходу признаков управляемыхканадов блока, запросов на передачу данных и соответствующей входной шине группы шин управлений процессора, первый ивторой входы блока контроля микройрограммных приостановок соединены соответственно с выходом блока запросов на микропрограммное прерывание и соответствующей входной шиной группы шин управленияпроцессора,Это позволяет контролировать работуустройства управления каналами на всехэтапах выполнения операций ввода-вывода."Устройство, управления каналами .предназначено для подключения к процессоруканалов ввода вывода и управления передачей. данных между ними. Блок-схема устройства представлена на чертеже, где 1 устройство управления каналами; 2 - процессор; 3 - основная память процессора;4 - адресный регистр основной памяти;5 - информационный регистр основной памяти; 6 - арифметическое и логическоеустройство; 7 - устройство микропрограммного управления; 8 - блок защиты памяти; 9 - блок регистров; 10 - выходныеинформационные шины арифметического илогического устройства; 11 - входныеинформационные шины арифметического илогического устройства; 12селекторныйканал; 13 - мультиплексный канал; 14 -пульт управления; 15 - блок запросов намикропрограммное прерывание; 16 - блокзапросов на передачу данных; 17 - блокформирования управляющих сигналов; 18 блок адресации регистров и триггеровуправляемых каналов; 19 - блок управления коммутацией информационных шин каналов; 20 - блок коммутации информационных шин каналов; 21 - блок сборки инфор-:мационных шин арифметического и догичес-кого устройства; 22 -блок управлениякоммутацией информационных шин процеосора; 23 - блок коммутации информационных шин процессора; 24 - блок сборки адресных шин каналов;. 25 - блок сборкишинключей защиты канадов, "26 - входныеинформационные . шины арифметйческого илогического устройства каналов,; 27 - вы-,ходные информационные шины арифметического и логического устройства каналов;28 - первая группа шин микропрограммно-,го управления процессора; 2 - перваягруппа шин управления каналами; 30 - вто-рая группа шин управления каналами; 31 группа шин управления процессора; 32 адресные шины основной памяти каналов; 33 - адресные шины основной памяти процессора; 34 - шины ключей зашиты квн лов; 35 - шины ключей защиты процессэ ра; 36 - выходные информационные шины, каналов; 37 - входные информационные ши- ны процессора 38- вькодные информационные шины процессора; 39 - входные информвциоййые шины каналов; 40 - группа шин управления основной памяти; 41 - третья .рупца шин управдения каналов; 42 - вторая группа шин микропрограммного управ-, ления процессора; 43 .- блок контроля передачи управляющей информации; 44 - блок, контроля аппаратных приостановок; 45- блок контроля микропрограммных приостаф новок; 46 элемент ИЛИ.Работа устройства управления квнадами осуществляется по командам, которые реализуются микропрограммно. Одна из основных системных функций - управление ф передачей данных между упомянутымиподсистемами.Операция передачи данных начинаетсяпо специальной команде, которая задает адрес канала и устройства ввода-вывода ф и при помощи специальных управляющихслов указывает код команды ввода-вывода, начальный адрес основной памяти, количество байтов данных, которые необхо димо передать, управляющие признаки и ЭО ключ зашиты, Канал формирует управляющее слово устройства и хранит его на своих; регистрах или в специальной памяти.Для передачи управляющей информации ЗЬ между процессором и регистрами каналовслужит арифметическое и логическое уст- ройство 6, выходные информационные шины арифметического и логического устройства 10,. блок сборки информационных шин 40 арифметического и логического устройства21 и входные информационные шины арифметического и. логического устройства каналов 26. Состояние: регистров каналов может быть микрбпрсдраммно проаналиэи ровано через выходнйе информационныешины арифметического:и.логического устройства канадов 27, блок сборки информационных шин арифметического и логическсьгоустройства 21 и входнь(е информацион- М .ные.шины арифметического и логическогоустройства 11При передаче управляющей информациимежду,процессором 2 и регистрами кан( лов 12-14. признак регистра, в который М необходимо принять или из которого необходимо выдать информацию, указываетсяв микрокоманде, принимается через соответствующие шины первой группы шин микропрограммного управления процессо- Ю ра 28 в блок адресации регистров и триг-.реров управляемых каналов 18 и поступа ет в каналы через соответствующие шййы адресации управляемых каналов первой группы шин управления каналами 29.Получив команду, канал обычно освсьбождает процессор для выполнения других команд. Сепекторный канал 12 при готовностипринять или передать байт или группу байтов данных, возбуждает запрос на передачу данных, который через соответствующую шину запросов второй группы шин управления каналами 30, блок запросов на передачуданных 16 и соответствующую шину группышин управления процессора 31 поступает в:процессор 2. По этому запросу работапроцессора по выполнению текущей микронрограммы приостанавливается на цикл передачиданных между основной памятью н каналом.. При этом адрес основной памяти передается идканала через адресные шины основной памятиканала 32, блок сборки адресных шин,шины. основной памяти процессора 33 вЪЖ,адресный регистр основной памяти 4, в ты-же ключ защиты памяти иэ канала черезшины ключей защиты памяти каналов 34,блок сборки шин ключей защиты каналов25 и шины ключей защиты процессора 35поступает в блок защиты памяти 8,Если выполняется команда ввода, то.данные из канала передаются через выход:ные информационные шины каналов 36,блок коммутации информационных шин каналов 20 и входные информационные ши,ны процессора 37 в информационный регистр основной памяти 5. Если выполняется команда вывода, то данные из основной памяти 3 через информационный регистр бсновной памяти 5, выходйые информационные шины процессора 38, блок коммутации информационных шин процессора23 и входные информационные шины каналов 39 передаются в регистры канала.Блоки управления коммутацией информационных шин 19 и .22 обеспечивают соответствующие пересоединения информацион-ных шин 36 н 37.; З 8.я,.39 каналов ипроцессора:в блоках коммутации информационных шин 20. и 23 ь зависимости отколичества передаваемых байтов, четностиайреса основной памяти (40) н выполняемой команды (прямаЯ ипи обратная передача 30),При передаче данных между мульти-.,плексным каналом 13 и процессором 2или при передаче байтов состояния каналвозбуждает запрос на микропрограммноепрерывание, который через соответствующую шину запроса каналов на микропрограммное прерывание третьей группы шинуправления каналов 41, блок запросов намикропрограммное прерывание 15 и вторую группу шин микропрограммного управления процессора 42 поступает в уотройство микропрограммного управленияпроцессора 7. По этому сигналу выполняется специальная миКропрограмма, которая обеспечивает передачу байта данных ипи байта состояния в основную память 3.В каждом из управляемых устройством1 каналов осуществляется контроль передаваемой информации по четности, а также контроль работы интерфейса.Одной из функций предлагаемого уст,ройства управления каналами являетсяконтроль за выполнением устройством,операций ввода-вывода на различных ееэтапах:а) контроль передачи управляющей информации;б) контроль выполнения аппаратныхприостановок (циклов передачи данныхмежду.селекторными каналами 12 и о 2 новной памятью 3);в) контроль выполнения микропрограммных приостановок каналов.Дпя выполнения этих функций устройство управления каналами ф содержитЭО блок контроля передачи управляющей информации 4.3, блок контроля ап:.кратныхприостановок 44, блок контроля микропрограммных приостановок 45 и элементИЛИ 46,35 Каждый иэ каналов представляет собой набор регистров, отдельно управляемых элементов и логических схем, соединенных с устройством управления каналами 1 при помощи системы адресных, ин 46 формационных и управляющих шин. Как ужеотмечалось, для адресации регистров каналов. и отдельных триггеров используются поля микрокоманды, управляющие подключением регистров к входам и выходу.45 арифметического и логического устройст.ва 6. Соответствующие этим полям раъ..ряды микрокоманды принимаются черезсоответствующие шины первой группы шинмикропрограммного управления процессоЮ ра 28 в блок адресации регистров и трит- геров управляемых каналов 18, дешифруются и вместе с признаком работающегов данный момент канала передаются в каналы ввода-вывода через соответствующиеЬЬ шины адресации управляемых каналов первой группы шин управления каналами 29,Признаки каналов устанавливаются предварительно перед началом передачи управляющей информации между требуемым кана 60 пом и процессором 2 и переключаются7мякропрогрграммно или аппаратно при переходе к обмейу. управляющей информацией: другим каналом.Для контроля передач управляющей информации между кащиами. ввода-вывода н.процессором признаки каналов -черезсоотгветствующие шины йериойгруппы шинуправленяя каналами "29 Фодтупают в блоконтроля передачи управляющей информации 43, который проверяет правильностьфо мировании сигналов управления передадрорчей управляющей информации;"Если выполняемая мякрокоманда определяет обменинформацией между одниМ из регистровзаданного канала и процессором, а в блоке адресации регистров итриггеров управляемых каналов 18 одновременно установлено более одного или ии одного лризнлкаканала, то блок контроля передачи упвавляющей информации 43 формирует сигналсбоя, который через элемент ИЛИ 46 ишину признака сбоя группы шнн управления,процессора 31 останавливает работу процессора. При этом в блоке контроля передачи управляющей информации 43 устанавливается соответствующий индикатор, определяющий состояние признаков управляемых каналов,После завершения передачи управляющей информации каналы 12, 13 обеспечивают управление дальнейшим выполнением опера; ции ввода-вывода. Устройство управления аньками 1 контролирует правильность выполнения циклов передачи данных между каналами при помощи блока контроля аппаратных приостановок 44.Приоритет селекторных каналов 12 на передачу данных определяется в блоке эацросов на передачу данных 16. Если во:ьбужден запрос на передачу данных только от одного из селекторных каналов 12,блок запросов на передачу данных 16 формирует признак. работы этого канала, который чеюм реэ баок управляющих сигналов 17 и см ответствующую шину второй группы шин управлении каналов ЗО поступает в обслуживаемый канал. Этот признак остается возбужденным до конца цикла передачи данных между каналом 12 я оперативной памятью 3.Если возбуждены запросы на передачу данных от двух селекторкых каналов одно; временно, то блок запросов на передачу данных 16 формирует признак работы более приорительного канала и выполняется цикл передачи данных между иим и опера тивиой памятью 3. Обычно приоритет первого селекгориого канала 12 выше запроса иа иереаачу данных второго селекторного кацапа,Каждый цикл Вередачи данных междуканалом 12 и оперативной памятью 3состоит из последовательности тактовфчтения-обработки-записи, сигналы выполнения которых формирует блок формирования управляющих сигналов 17 и которые,поступают в цроцесаор 2 и канал 12 посоответствующим уйравляющим шинам 40,и 30 процессора и каналов соответственно,На этапе передачи данных между селекто ными каналами 12 и оперативной паториымятью блок контроля аппаратных приостановок 44 цроверяетф1 Ьа) правильность формирования признаков ра боты селекторных каналов (не должно бытьодновременно установленныхпризнаковиаков работы обоих селекторных ка Ж валов или ни одного из них в цикле. передачи данных);б) правильность формирования последовательности тактов в циклах передачи данных не должно быть двух тактов чтения М подряд или тдята записи без предварительного чтения или регенерации). Если блок контроля аппаратных приоотановок 44 обнаружит невыполнение одноЬй го иэ укаэанных выше условий, то он фоомирует сигнал сбоя, который через элемент ИЛИ 46 и соответствующую шинупризнака. сбоя группы. шин управления щицессора поступает в блок микропрограм- ЬЬ много управления 7 и останавливает работу процессора. При этом в блоке контроля аппаратных приостановок 44 устанавливается соответствующий причине сбояиндикатор.49Как уже откачалось, когда каналы завершают передачу .данных, они усганввлявают запросы ка,микропрограммйую приоствновку. Приоритет каналов определиется в Е .блоке запросов на микропрограммное прерывание 15. Мультяилексный канал имеет самый низкий приоритет среди каналов, управаяемых устройсгвом 1, Приоритет обоих селекторных каналов одинаков, Эф ио есая оба селекторных канала установиая запросы на микропрограммйую приостановку, то первый селекторный канал получает цриоритет перед вторым. Если уже началось обсауживание запроса второго се ЬЬ лекторного канала и посгулял запрос отпервого селекторного каналато его обслуживание будет задержана до завершения,микропрограммной приостановки второго селекторного канала. Таким образом; запрос Щ на микропрограммную приостановку любогоселекторного каналаможет приостановитьработу процессоре или мультиплексного канала, но не может прервать микропрограммную приостановку другого каяалв Правильность установки приоритета среди запросов каналов контролирует блок онтроля микропрограммных приостановок 45, который вырабатывает сигнал сбоя и уста навливает соответствующий индикатор,во- ; ли:а блок запросов на микропрогра прерывание 45 формирует сигнал 3 на микропрограммную приостановку и дает его в процессор во время обслу ния запроса селекторного канала;ммное алроса нервб) одновременном появлении заиро . льтиплексного и селекторного кй ритет получает мультиплексный,сов от мувалов прканал,мированиый в блокеммных приостановоклюбого иэ указанных. .ет через элемент ИМИммного уиравленяя 7процессора еанных случаев рстасбою в раустро .лов 1 лее чн Сигнал сбояе сфоконтроля мккропрогра48 при обнаружениивыше сбоев, поступа46 в.блок мик ройрограи останавливает работуВлюбом иэ оияснова процессора и, сгва управления кана бо то о Зфричину останова можно одределять путем анализа состояния индикаторов в бло ке контроля передачи управляющей информ ,мацки 43, блоке контроля аппаратныхдриостановок 44 и блоке контроля микро-. Ю арограммных приостановок 45 череэблокформационных шнн арифметического н логического устройства 21 и входные инфермацяонные шины арифметического и ло, уяческого устройства 11,. 49 формула изобретенияУстройство управления каналами по авт, св. М 386395, о т л я ч а ю щ е е с я тем, что,с целью повышения надежности работы каналов, оно содержит блок контроля передаачи управляющеК информа-",ции, блок контроля аппаратных йриостановок блок контроля микропрограммных приоогвновок и элемент ИЛИ,выходкотороиоаключен к выходу пряэнака сбоя уотройства, первый,.второй и третий входыемеига ИЛИ соединены соответсгвенно Фходамя признаков сбоя блока контроля, редач уираышющей информации, блока итроля аппаратных ириостановок и блокоятролямикроирограммньх приостановок, янформациоияые выходы которых под )циочеяы к соответствующим информациоййымвходам блока сборки передач информационных ,шнн арифметического и логического устрой ,сгва, первый и второй входы блока контро ,ля передач унравлякхдей информации созда неды соответственно с выходом блока адресации регистров и триггеров управляв емых каналов и соответствукяцей входной шиной группы шин управления процессора, ервый, второй и третий входы блока коя гроля аппаратных прностановок подключены соответсТвенно к выходу управления основ ной ивмятью блока формирования управля- ющих сигналов, выходу признаков упрввля емых каналов блока запросов нв передачу данных и соответствующей входной шине грутм пы шин упрввлениц процессора, первый и вто- рой входы блока контроля микропрограммой приостановок соединены соответственно е выходом признаков запросов блока запроов на микропрограммное прерывание н оответствующей входной шиной группы шяд управления пропессора.Заказ 1766/260Тираж 864ЦНИИПИ Государственного комитетпо делам изобретений113035, Москва, Ж, Раушск Подписное Совета Мини открьтий я наб., д.4/8