Настраиваемое логическое устройство

СООЗ СОВЕТСКИХСОЦИАЛ ИСТИЧ Е СКИХРЕСПУБЛИК 9))5 6 06 Г 7/00 ИЕ ИЗОБРЕТЕНИЯ ЕТЕЛ ЬСТВУ К АВТОРСКОМУ начено для использования в автоматизированных системах управления технологическими процессами, Цель изобретения - повышение достоверности работы устройства. Устройство содержит два счетчика, элемент задержки, регистры, сдвиговый регистр, Т-триггер, элементы И, элемент ИЛИ, элементы НЕ, мультиплексоры, элемент сравнения и блок памяти констант. Устройство по результатам обработки исходных данных формирует код соответствующего пути рабочего алгоритма и сравнивает его с ходом контрольного значения, в случае не- сравнения этих кодов устройство блокирует выдачу ошибочной и несанкционированной информации. 1 ил. Е УСТтриггер, с первого по пятый элементы И, два элемента НЕ, элемент ИЛИ и элемент задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого сое- Со динен со входом задания режима первого регистра и входом обнуления первого счет" чика, выходы разрядов которого соединены О с управляющими входами первого и второгоО мультивплексоров, выходы которых соедине Ьь ны соответствейно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, выход которого соединен со счетным входом Т-триггера, прямой и инверсный выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых и второй вход второго элемента И соединены с тактовым входом устройства. вход разрешения выборки которого соединен со.вторым ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) 1. В Л. Артюхов, Б.П, Кузнецов, А.А. Шалыто "Настраиваемое логическое устройство для судовых управляющих систем", ЛМПК СП, 1986, с. 39, рис, 12.2. Авторское свидетельство СССР В 1513440, кл. 0 06 Г 7/00, 1987. (54) НАСТРАИВАЕМОЕ ЛОГИЧЕСКО РОЙСТВО(57) Изобретение относится к области автоматики и вычислительной техники, предназИзобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления технологическими процессами (АСУ ТП),Известно настраиваемое логическое устройство (НЛУ), содержащее генератор импульсов, счетчик, блок памяти, мультиплексор, три элемента И, элемент НЕ, элемент Равнозначность, причем выходы счетчика соединены с соответствующими адресными входами блока памяти (1.Недостатком этого устройства является отсутствие контроля,Наиболее близким по технической сущности к предлагаемому устройству является НЛУ, предназначенное для аппаратной интерпретации структурированных бинарных графов (СБГ) и содержащее блок памяти констант, первый, второй и третий регистры, два мультиплексора, два счетчика, Т 1784964 А 110 30 40 Поставленная цель достигается тем, что 45 устройство дополнительно содержит сдвиговый регистр, схему сравнения, четвертый регистр и шес 1 ой элемент И, выход которого соединен со входом элемента задержки, вы 50 входом элемента ИЛИ и входом разрешения считывания первого регистра, выходы которого соединены с информационными входами второго счетчика, выходы которого соединены с адресными входами блока памяти констант, выходы первой группы которого соединены с информационными входами второго регистра, выход которого соединен с выходом результата устройства, информацйонный вход которого соединен с информационным входом третьего регистра, выходы которого соединены со старшими разрядэМи информационного входа первого мультиплексора, младший разряд информационного входа которого и младший разряд информационного входа второго мультиплексора соединены с шиной логического нуля устройства, старшие разряды информационного входа второго мультиплек- сора соединены с выходами второй группы блока памяти констант, вход начальной установки, устройства соединен с информационнйми входами первого регистра, счетные входы первого и второго счетчиков соединены с выходами соответственно четвертого и третьего элементов И, вход элемента задержки соединен со входом первого элемента НЕ, выход которого соединен со входом разрешения чтения второго регистра и выходом признака окончания чтения устройства, выход признака окончания записи которого соединен со входом разрешения записи третьего регистра и выходом второго злеЛента НЕ. вход которого соединен с выходом элемента ИЛИ, первый и второй входы пятого элемента И соединены соответственно с младшим и старшим разрядами первого счетчика 2).Недостатком этого устройства является невозможность обнаружения ошибок. вычисления, что снижает достоверность работы устройства.Целью изобретения является повышение достоверности работы устройства. ходы третьей группы блока памяти констант соединены с информационными входами четвертого регистра, вход разрешения чтения которого соединен с выходом пятого элемента И и входом разрешения чтения сдвигового регистра, выход которого соединен со входом первой групп; схемы сравнения, входы второй группы" которой соединены с выходом четвертого регистра. информационный вход и вид разрешения сдвига сдвигового регистра соединены с вы 15 20 ходами соответственно второго и четвертого элементов И, выход схемы сравнения соединен с выходом признака ошибки устройства и третьим входом элемента ИЛИ, выходы второго разряда и старшего разряда первого счетчика соединены соответственно с первым и вторым входами шестого элемента И.Сущность изобретения состоит в том, что все множество входных наборов, реализуемых некоторым логическим алгоритмом, можно рассматривать в виде пересечения их подмножеств, каждому из которых соответствует определенный путь СБГ. Следовательно, обработка любого входного набора из их определенного подмножества должна соответствовать выбору выходных управляющих сигналов по строго определенному пути СБГ, причем каждый путь СБГ может быть опознан по контрольному коду условий, формируемому заранее при последовательном просмотре путей СБГ от начальной вершины к заключительным. Таким образом, получая в ходе работы НЛУ текущий код пути алгоритма и сравнивая его с конт- рольным значением, хранящимся в определенных разрядах блока памяти, можно судить о достоверности полученных результатов, при этом совпадение кодов свидетельствует о правильности выполненных переходов по ветвям алгоритма, а их отличие - об ошибке ветвлений.На чертеже представлена функциональная схема НЛУ.Устройство содержит информационный вход 1, входы начальной установки 2, разрешения выборки 3, тактовый вход 4 устройст- ва, счетчики 5 и С, элемент задержки 7, регистры 8-11, сдвиговый регистр 12, Т- триггер 13, элементы И 14-19, элемент ИЛИ 20. элементы НЕ 21 и 22, мультиплексоры 23 и 24, элемент сравнения 25, блок памяти констант 28. первая 27, вторая 28 и третья 29 группы выходов блока памяти констант, выходы результата 30, окойчания чтения 31, признакаокончаййя записи 32, признака ошибки 33,Информационные входы 1 устройства являются информационными входами 01.0 э третьего регистра 10, выходы разрядов с первого 01 по восьмой Оэ которого соединены с информационными входами. со второго х 1 по девятый хв, первого мультиплексора 23. Выход первого мультиплексора 23 соединен с первым входом первого элемента И 14, выход которого соединен со вторым входом второго элемента И 15, Входы2 начальной установки устройства соединены с информационными входами О первого регистра 8, выходы 0 которого яв5 10 15 20 25 30 35 40 45 50 55 ляются входами начальной установки В второго счетчика 6. вход 3 разрешения выборки устройства соединен с первым входом элемента ИЛИ 20 и входом ОЯ разрешения считывания первого регистра 8. Выход элемента ИЛИ 20 соединен с входом й установки в "0" первого счетчика 5, входом МО задания режима первого регистра 8 и входом первого элемента НЕ 21, выход которого соединен с входом разрешения считывания третьего регистра 10 и выходом 32 признака окончания записи устройства, Тактовый вход 4 устройства соединен с первыми входами второго 15, третьего 16 и четвертого 17 элементов И. Выход второго элемента И 15 соединен с входом Т-триггера 13, прямой и инверсный выходы которого соединены соответственно со вторыми входами третьего 16 и четвертого 17 элементов И, Выход третьего элемента И 16 соедйнен со счетным входом С второго счетчика 6, выходы 0 которого соединены с адресными входами А блока памяти констант 26. Выход четвертого элемента 17 соединен со счетным входом С первого счетчика 5, выходы которого соединены с соответствующими управляющими входами 31.34 первого 23 и второго 24 мультиплексоров. Выход четвертого разряда первого счетчика 5 соединен с первым входом пятого элемента И 18, выход которого соединен через элемент 7 соединен со вторым входом элемента ИЛИ 20; а через второй элемент НЕ 22 - с входом разрешения считывания второго регистра 9 и выходом 31 окончания чтения устройства. Вторая группа выходов 28 кода условных переходов блока памяти констант 26 соединена соответственно с входами со второго х 1 по девятый хв второго мультиплексора 24, выход которого соединен со вторым входом первого элемента И 14, Первая группа выходов 27 кода управляющих сигналов блока памяти 26 подключена к информационным входам О второго регистра 9, выходы 0 которого соединены с выходами 30 результата устройства, Первые хо входы первого 23 и второго 24 мультиплексоров соединены с входом логического нуля устройства. Выход второго элемента И 15 соединен с информационным входом х сдвигового регистра 12, сдвиговый вход С которого соединен с выходом четвертого элемента И 17. Первый и второй входы шестого элемента И 19 соединены с первым и четвертым входами первого счетчика 5, второй выход которого соединен со вторым входом пятого элемента И 18. Выход шестого элемента И 19 соединен с входом ЧЧ разрешения считывания сдвигового регистра 12 и четвертого 11 регистра, выход0 которых являются соответственно первой и второй группами входов схемы сравнения 25, Третья группа выкодов 28 контрольного кода пути алгоритма блока памяти констант 26 соединена с информационными входами О четвертого регистра 11. Выход схемы сравнения 25 соединен с третьим входом элемента ИЛИ 20 и является выходом 33 признака ошибки устройства,Устройство работает следующим образом.Сигнал логической единицы поступает на вход 3 устройства. разрешая запись кодовой комбинации с входов 2 устройства в регистр 8, с выходов 0 которого соответствующие сигналы поступают на входы В начальной установки счетчика 6, устанавливая на адресных входах А блока памяти констант 26 соответствующий начальный адрес обрабатывающего массива. При этом на выходах 27 - 29 блока памяти 26 появляются соответствующие таблице кодирования сигналы. Одновременно с этим единичный сигнал с входа 3 устройства, проходя через элемент ИЛИ 20 и элемент НЕ 21, обнуляет счетчик 5, выдает нулевой сигнал на выход 32 и разрешает запись входных данных с входов 1 устройства в регистр 10, с выходов 0108 которого сигналы поступают на соответствующие информационные входы х 1 хя мультиплексора 23.Тактовые импульсы с входа 4 устройства поступают через элемент И 17 на сдвиговый вход С регистра 12, на счетный вход С счетчика 5, на выходах которого появляются соответствующие сигналы, поступающие на управляющие входы мультиплексоров 23 и 24. разрешая прохождение сигналов с соответствующих входов мультиплексоров 23 и 24 на их выходы, Каждое появление на выходах мультиплексоров 23 и 24 различных по значению сигналов формирует на выходах элементов И 1 ч и 15 нулевые сигналы, которые последовательно, по заднему срезу импульсов с выхода элемента И 17, начинают формирование в сдвиговом регистре 12 текущего(рабочего) кода пути реализуемого алгоритма. Если значения на выходах мультиплексоров 23 и 24 совпадают и равны "1", то на выходах элементов И 14 и 15 форми-. руется единичный сигнал, который записывается по заднему срезу импульса с элемента И 17 в соответствующий разряд сдвигового регистра сдвига 11 и переводит Т-триггер 13 в единичное состояние, Перейдя в единичное состояние, Т-триггер 13 формирует на инверсном выхеде нулевой сигнал, закрывающий элемент И 17 для про хождения импульсов сдвига, а на прямом выходе - единичный сигнал, разрешлюший1784964 510 20 25 30 50 прохождение через элемент И 16 следующего импульса с тактового входа 4 устройства на счетный вход С счетчика б, Этот импульс изменяет состояние счетчика б, инициирую- щего таким образом адрес следующей линии блока памяти констант 26, В результате этого на выходе второго мультиплексора 24 формируется новое значение переменной Х 1, записанное на инициируемой в данный момент линии блока памяти констант 26. Если это значение равно "0", то с приходом по входу 4 устройства следующего импульса на выходах счетчика 6 и адресных входах А блока памяти констант 26 формируется адрес следующей линии блока памяти констант 26, а на выходе мультиплексора 24 появляется очередное значение Хь записанное на следующей линии блока памяти констант 26. Если появляющееся на выходе мультиплексора 24 значением равно ".1", то на выходах элементов И 14 и 15 формируется единичный импульс, который, переводя Т - триггер 13 в нулевое состояние, формирует на его прямом выходе значение "0", а на инверсном - значение "1". С приходом очередного импульса на выходах счетчика 5 начинается вновь формирование управляющих сигналов для мультиплексоров 23 и 24, а на выходе элемента И 17 - формирование импульсов. сдвига для продолжения формирования в сдвиговом регистре 12 рабочего кода пути алгоритма по результатам сравнения переменных ф и хь После того, как на выходах счетчика 5 формируются "все восемь управляющих сигналов, необходимых для опроса и сравнения переменных Я и х; с приходом очередного импульса на счетный вход С счетчика 5 на его.выходах формируется комбинация 1001, обеспечивающая выдачу с выхода элемента И 19 единич ного сигнала, который проходит на входы разрешения В/ регистров 12 и 11, разрешая прохождения с выходов 0 этих регистров на . входы схемы сравнения 25 соответственно рабочего и контрольного кодов пути алгоритмов,Если рабочий и контрольный коды путей различны, то на выходе 33 устройства и выходе схемы сравнения 25 появится единичный сигнал ошибки, который, проходя через элемент ИЛИ 20, подготавливает элементы схемы устройства к повторному пересчету входных данных. Если рабочий и контрольный коды путей алгоритма совпали, то с приходом очередного импульса на счетный .вход С счетчика 5, на его выходах формируется комбинация 10102, обеспечивающая выдачу с выхода элемента И 18 единичного сигнала, который проходит на входы элемента задержки 7 и элемента НЕ 22, Нулевой сигнал, сформированный на выходе эле-, мента НЕ 22, обеспечивает вывод на информационные выходы 30 устройства и выход 31 окончания чтения устройства соответственно выходного слова с группы выходов 27 блока памяти констант 26 и нулевого сигнала с элемента НЕ 22, После кратковременной задержки, необходимой для надежного срабатывания регистров 9 и 10, единичный сигнал с элемента задержки 7, проходя через элемент ИЛИ 20, обнулит счетчик 5 и запишет в счетчик 6 начальный адрес обрабатываемого массива. хранящийся в регистре 8. После обнуления счетчика 5 единичный сигнал с элемента И 18 снимается, что обеспечивает фиксацию нового входного и вычисленного выходного слов в регистрах 10 и 9 соответственно. Нулевой сигнал с выхода 31 устройства снимается.Таким образом, предлагаемое НЛУ по сравнению с известными устройствами подобного класса позволяет по результатам обработки исходных данных получить .код соответствующего пути рабочего алгоритма и сравнивать его с соответствующим контрольным значением, повышая таким образом достоверность вычисления выходных результатов, Кроме того, введение в устройство такого вида функционального контроля без существенных временных затрат позволяет своевременно исключать и блокировать выдачу ошибочной и несанкционированной информации на управляемые обьекты, что особенно важно для предотвращения аварийных ситуаций. Формула изобретения Настраиваемое логическое устройство, содержащее блок памяти констант, первый, второй и третий регистры, два мультиплексора, два счетчика, Т-триггер, с первого по. пятый элементы И, два элемента НЕ, эле. мент ИЛИ и элемент задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен со входом задания режима первого регистра и входом обнуления первого счетчика, выходы разрядов которого соединены с управляющими входами первого и второго мультиплексоров. выходы которых соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, выход которого соединен со счетным входом Т-триггера, прямой и инверсный выходы которого соединены с первыми входами соответственноо третьего и четвертого элементов И, вторые входы которых и второго элемента И соединены с тактовым входом устройства, вход разрешения выборки которогосоединен с вторым входом элемента ИЛИ и входом разрешения считывания первого регистра, выходы которого соединены с информационными входами второго счетчика, выходы которого соединены с адресными 5 входами блока памяти констант, выходы первой группы которого соединены с информационными входами второго регистра,. выход которого соединен с выходомрезультата устройства, информационный вход ко торого соединен с информационным входом третьего регистра, выходы которого соединены со старшими разрядами информационного входа первого мультиплексора, младший разряд информационного входа 15 которого и младший разряд информационного входа второго мультиплексора соединены с шиной логического нуля устройства, старшие разряды информационного входа второго мультиплексора соединеныс выхо дами второй группы блока памяти констант, вход начальной установки устройства саединен с информационными входами первого регистра, счетные входы первого и второго счетчиков соединены с выходами 25 соответственно четвертого и третьего элементов И, вход элемента задержки соеди.нен с входом первого элемента НЕ, выход которого соединен с входом разрешения чтения второго регистра и выходом ъризйа" ка окончания чтения устройства, выход и ризнака окончания записи которого соединен с входом разрешения записи третьего регистра и выходом второго элемента НЕ, вход которого соединен с выходом элемента ИЛИ, первый и второй входы пятого элемента И соединены соответственно с младшим и старшим разрядами выхода первого счетчика, о т л и ч а ю щ е"еСя тем, что, с целью повышения достоверности в работе устройства, оно содержит сдвиговый регистр, схему сравнения, четвертый регистр и шестой элемент И, выход которого соединен с входом элемента задержки; выходы третьей группы блока памяти констант соединены с информационными входами четвертого регистра. вход разрешения чтения которого соединен с выходом пятого элемента И и входом разрешения чтения сдвигового регистра, выход которого соединен с входами первой группы схемы сравнения, входы второй группы которой соединены с выходом четвертого регистрэ,информационный вход и вход разреаейия сдвига сдвигового регистра соединен с выходамй"соответственно второго и четвертого элементов И, выход схемы сравнения - с выхбдом признака ошибки устройства и третьим входом элемента ИЛИ, выходы второго разряда и старшего разряда первого счетчика соединены со тватственно с первым и вторым входами ш,стого элемента И, - : -1784961 Составитель А. Силинэктор Т,Орловская Техред М.Моргентал Корректор В,Петраш Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10 аз 4364 ТиражВНИИПИ Государственного комитета113035, Москва, Ж Подписноеизобретениям и открытиям при ГКНТ С , Раушская наб., 4/5