Преобразователь кода грея в параллельный двоичный код

сОюз сОВетскихСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 96 06 Р 5/ 16 3 СУДАРСТВЕННОЕ ПАТЕНТНОЕДОМСТВО СССРОСПАТЕНТ СССР) ПИСАНИЕ ИЗОБРЕТЕНИЯВТОРСКОМУ СВИДЕТЕЛЪСТВУ(71) Опытно-консэлектроники и инной техники првенном универси(54) ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ В ПАРАЛЛЕЛЬНЫЙ ДВОИЧНЫЙ КОД (57) Изобретение относится к устройствам автоматики и вычислительной техники, Цель изобретения - повышение достоверности и быстродействия преобразователя. Преобразователь содержит региСтр 1 с разрядами 2-5, двухразрядный счетчик 6, дешифратор 7, триггер 8, элементы И 9-13, элемент ИИЛИ 14-17, элементы ИЛИ 18. 19, элементы задержки 20-22. 1 йл.Ър1 ЬИзобретение относится к устройствамавтоматике и вычислительной техники, а более конкретно - к преобразователям кодов,и может быть использовано, например, впреобразователях "перемещение-код" подвижных звеньев роботов.Известен преобразователь кода Грея впараллельный двоичный код 1, содержащий регистр, триггер, информационные иуйравляющие элементы И, элемент задержки"и-распределитель импульсов. Импульсыкода Грея, поступающего младшими разрядами вперед, подаются на счетный входтриггера, определяющего четность данногокода, При этом в регистр записывается начальное состояние триггера, а также состояние триггера. вызванные поступлением наего счетный вход импульсов. определяющихмладшие разряды кода Грея, После поступления на счетный вход импульса старшегоразряда кода Грея с одного из выходов распределителя подается последний импульс,Если в момент его подачи триггер находитсяв единичном состоянии, то на выходе управляющего элемента И возникает импульс, поступающий одновременно на счетныевходы всех триггеров регистра, инвертируяих состояния. Если же триггер находится в"0", инвертирование содержимого регистране происходит.Особенностью работы данного устройства является то, что исходное состояниетриггера безразлично, а перед преобразованием происходит(за один такт) установкамладшего разряда регистра в то же состояние, что и у триггера,Недостаток данного устроиства заключается в его низком быстродействии. Дляпреобразования в чисел, каждый из которых представляет в и-разрядном коде Грея,требуется не менее а(п+3) тактов (с учетомтакта выдачи информации с регистра).Известен преобразователь кода Грея впараллельный двоичный код 2, содержащий регистр, триггер, информационные иуправляющие элементы И, элемент задержки и распределитель импульсов. Особенно.стью схемы данного устройства является то,что установочный вход триггера и установочные входы всех разрядов регистра,включая установочный вход его младшегоразряда, соединены вместе и подключены ксоответствующему выходу распределителяимпульсов. В итоге перед преобразованиемкаждого очередного числа в коде Грея производится установка триггера и всех разря-.дов регистра, включая его младший разряд,в исходное состояние "0",Недостатком данного устройства является также его низкое быстродействие, Для преобразования в чисел, каждый из которых представлен в и-разрядном коде Грея,требуется гп(п+1) тактов,Наиболее близким изобретением к5 предлагаемому по технической сущности исхемному решению является преобразователь кода Грея в параллельный двоичныйкод, описанный в 3, Такой преобразователь, выбранный в качестве прототипа, со 10 держит счетчик, выходы разрядов которого"соединены с соответствующими информационными входами дешифратора, триггер,прямой выход которого соединен с первымивходами информационных элементов И и15 первого управляющего элемента И, выходкоторого через первый элемент задержкисоединен с информационным входом младшего разряда регистра и первым входомпервого элемента ИЛИ, второй вход которо 20 го обьединен с установочным входом младшего разряда регистра, выход первого.элемента ИЛИ соединен с установочнымивходами всех разрядов регистра, кромемладшего. выходы информационных эле 25 ментов И соединены с информационнымивходами соответствующих разрядов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второгоуправляющего элемента И, выход которого30 соединен с входом второго элемента задержки. выход которого подключен к первомувходу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента ИЛИ, прямые и инверсные выходы35 разрядов регистра подключены к одним извходов элементов И соответственно первойи второй групп, выходы которых соединеныс первыми и вторыми входами соответствующих элементов ИЛИ, выходы которых яв 40 ляются выходами преобразователя, другиевходы элементов И первой и второй группподключены к выходам соответствующихуоравляющих элементов И, а третьи входыуказанных элементов И подключены к выхо 45 ду блокирующего триггера, установочныйвход которого подключен к установочномувходу преобразователя, разрешающие элементы И, первые входы которых подключены к соответствующим выходам50 дешифратора, вторые входы - к выходутретьего элемента ИЛИ, а выходы соединены со вторыми входами соответствующихинформационных и управляющих элементов И, и блокирующий элемент И, первый и55 .второй входы и выход которого подключенысоответственно к тактовому входу преобразователя, прямому выходу блокирующеготриггера и первому входу третьего элементаИЛИ, второй вход и выход которого соединены соответственно с тактовым входом5 10 15 20 25 30 35 40 45 50 55 преобразователя и входом третьегр элемента задержки, выход которого подключен к счетному входу счетчика и информационному входу блокирующего триггера, при этом вход и выход четвертого элемента задержки подключены соответственно к информационному входу преобразователя и счетному входу триггера,Алгоритм преобразования кодов, реализованный в данном устройстве, требует предварительной установки младшего разряда регистра в то же состояние, что и состояние триггера. В процессе такой установки, для предотвращения несанкционированной выдачи кода на выходустройства, осуществляется блокировка элементов И первой и второй групп. А это требует, в свою очередь, постоянной поддержки в процессе преобразования кодов высокого потенциала на пятых и шестых входах этих элементов И. Очевидно, что незначительные сбои в работе блокирующего триггера, блокирующего элемента И и третьего элемента задержки могут приводить к нестабильной работе элементов И первой и второй групп, Это, в конечном счете, снижает устойчивость в работе преобразователя, а следовательно, надежность (достоверность) преобразования кодов.Цель изобретения - повышение достоверности и быстродействия преобразователя.Цель достигается преобразователем кода Грея в параллельный двоичный код, содержащий счетчик, выходы разрядов которого соединены с соответствующими информационными входамидешифратора, триггер, прямой выход которого соединен с первыми входами информационных элементов И и первого уп ра вля ю щего элемента И, выход которого через первый элемент задеркки соединен с информационным входом младшего разряда регистра, выход первого элемента ИЛИ соединен с установочными входами всех разрядов регистра, кроме младшего, выходы информационных элементов И соединены синформационными входами соответствующих разрядов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второго управляющего элемента И, выход которогО соединен с входом второго элемента задержки, второй элемент ИЛИ и третий элемент задержки, который отличается от известного тем, что в него введены элементы И-ИЛИ, выходы которых являются выходами преобразователя, прямые и инверсные выходы разрядов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов И - ИЛИ, третьи и четвертые входы которых подключены к выходам соответственно первого и второго управляющих элементов И, первые выходы дешифратора соединены с вторыми входами соответствующих информационных элементов И, второй выход дешифратора соединен с вторыми входами управляющих элементов И, выход второго элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента ИЛИ, выход третьего элемента задержки и счетный вход счетчика пбьединены и являются тактовым входом преобразователя, второй вход второго элемента ИЛИ и установочные входы триггера и счетчика объединены и являются установочным входом преобразователя.Основными признаками, отличающими заявляемое устройство от прототипа. являются;1, Подключение установочных входов триггера и младшего разряда регистра (через второй элемент ИЛИ) к установочному входу преобразователя.2. Подключение счетного входа триггера непосредственно к информационному входу преобразователя,3. Изменение схемы подключения второго и третьего элементов задеркки,4. Введение в схему элементов И-ИЛИ.Наличие указанных признаков в заявляемом устройстве обеспечивает е о соответствие критерию "новизна".Сравнение заявляемого устройства не только с прототипом, но и с другими техническими решениями в данной и смекных областях техники показало, что подключение установочных входов суммирующего триггера и младшего разряда регистра к установочному входу распределителя в устройстве 2) требует дополнительного такта установки перед преобразованием какдого очередного кода Грея, т.е. приводит к снижению скорости преобразования кодов.Аналогичная связь в заявляемом устройстве.позволяет избежать этого недостака и, кроме того, повысить достоверность преобразования.Из вышесказанного следует, что заявляемое техническое решение является новым и обуславливает соответствие его существенных признаков критерию "существенные отличия",Сущность изобретения заключается в;1, Предварительной установке перед началом преобразования суммирующего триггера и младшего разряда регистра в одно и то же состояние "0".2, Смещении всего процесса преобразования кодов в заявляемом устройствепримерно на полтакта, Если в схеме прототипа разряды кода Грея на вход суммирующего триггера подаются в промежуткахмежду тактовыми импульсами, то в заявляемом устройстве они подаются одновременно с этими импульсами,Наличие этих особенностей позволяетдостичь указанного положительного эффекта.. Структурная схема преобразователя кода Грея в параллельный двоичный код, выполненная согласно данному изобретению.приведена на чертеже,Устройство содержит триггер 1 с разрядами 2 - 5, двухразрядный счетчик 6; дешифратор 7, триггер 8, первый.9 и второй 10управляющие элементы И, информационные элементы 11-13 И, элементы 14 - 17 ИИЛИ, первый 18 и второй 19 элементы ИЛИи первый 20, второй 21 и третий 22 элементызадержки,Первые входы информационных элементов 11-13 И подключены к прямому выходу триггера.8, а выходы соединены ссоответствующими информационными входами старших разрядов 3-5 регистра 1, прямые и инверсные выходы разрядов 2-5которого подключены соответственно к первым и вторым входам элементов 14-17 ИИЛИ, выходы которых являются выходами23-26 преобразователя. Установочный исчетный входы триггера 8 подключены соответственно к установочному 27 и информационному 28 входам преобразователя, а. прямой и инверсный выходы триггера 8 соединены с первыми входами соответственно первого 9 и второго 10 управляющихэлементов И, выходы которых подключенысоответственно к третьим и четвертым входам элементов 14 - 17 И-ИЛИ, Вход установки "0" и счетный вход счетчика 6подключены соответственно к установочному 27 и тактовому 29 входам преобразователя, а разрядные выходы счетчика 6соединены с соответствующими информационными входами дешифратора 7, один извходов которого подключен ко вторым входам первого 9 и второго 10 управляющихэлементов И, а остальные выходы дешифратора 7 соединены со вторыми входами соответствующих информационных элементов11-13 И. Первый и второй, входы первогоэлемента 18 ИЗИ подключены соответственно к информационному и установочномувходам младшего разряда 2. а выход соединен с установочными входами остальныхразрядов 3-5 регистра 1. Входы первого 20и второго 21 элементов задержки подключены к выходам соответственно первого 9 ивторого 10 управляющих элементов И, а выходы первого 20 и второго 21 элементовзадержки соединены с первыми входами со 5 ответственно первого 18 и второго 19 элементов ИЛИ, причем второй вход и выходвторого элемента 19 ИЛИ подключены.соответственно к установочному входу 27, преобразователя и установочному входу10 младшего разряда 2 регистра 1, а вход ивыход третьего элемента 22 задержки соединены соответственно с тактовым входом29 преобразователя и тактовым входом дешифратора 7.15 Согласно выполняемым функциям какдый из элементов 14-17 это элемент 2-2 ИИЛИ.Устройство работает следующим образом,20 Пусть требуется преобразовать кодыГрея 1101 и 1011, поступающие на информа- ционный вход 28 преобразователя последовательно младшими разрядами вперед.Перед началом преобразования с внеш 25 него по отношению к данному преобразователю устройства (на чертеже не показан) наустановочный вход 27 подается импульс установки преобразователя в исходное состояние. По этому импульсу счетчик 6, триггер30 8, а также разряды 2-5 регистра устанавливаются в состояние "0",В следующий момент времени с внешнего устройства на вход 29 преобразователяподается тактовый импульс. Одновременно35 с ним на вход 28 преобразователя поступаетсигнал первого (младшего) разряда кодаГрея, равный в данном случае "1", В результате этого в счетчик 6 записывается "1", атриггер 8 переходит в единичное состояние.40 Задержанный на время записи информациив счетчик 6 и триггер 8 импульс проходит навыход элемента 22 и поступает на тактовыйвход дешифратора 7. В результате этого, таккак в счетчике 6 записана "1", формируется45 импульс на "единичном" выходе дешифратора 7, проходящий через подготовленныйтриггером 8 элемент 11 Ина информационный вход разряда 3 регистра 1, записывая внего "1",50 Второй тактовый импульс аналогичнымобразом поступает через вход 29 преобразователя на счетный вход счетчика 6 и навход элемента 22 задержки. Одновременнос ним на вход 28 преобразователя поступает55 сигнал второго разряда кода Грея. Но таккак он равен "0", состояние триггера 8 неменяется и, он сохраняет свое значение "1".Одновременно импульс на счетном входесчетчика 6 записывает в него вторую "1".Задержанный импульс с выхода элемента2 поступает на дешифратор 7. Сформиро формирует на "нулевом" выходе дешифванный на его "втором" выходе импульс че- ратора 7 импульс; проходящйй через подгорез элемент 12 И записывает "1" в разряд 4 товленный элемент 10 И на четвертые входыэлементов 14 - 17 И-ИЛИ и на вход элементаТретий тактовый импульс аналогично 5 21 задержки, В результате этого на инфорукаэанному выше поступает на счетный мационные выходы 23 - 26 преобразователя входсчетчика 6 и на входэлемента 22 задер- считывается параллельный двоичный код жки, Одневременно с ним на счетнйй вход 1101, соответствующий прямому кодучисла, триггера 8 поступает сигнал третьего разря- сформированному в регистре 1,да кода Грея, равный "1". В результате в 10 По завершении такого процесса имсчетчик 6 записывается третья "1", а триггер пульс. эадерЪканйый на элементе 21, посту перебрасывается в противоположное со-. пает на установочйые входы разрядов 2-5 стояние состояние "0"). Задержанный им- регистра 1. Тем самым обеспечивается подпульс с выхода элемента 22 формирует на готовка устройствак преобразованию сле"третьем" выходе. дешифратора 7 импульс. 15 дующего кОда Грея, а именно:Однако, .так как триггер 8 находится в "0", 1. Установка разрядов 3-5 регистра 1 в элемент 13 И не подготовлен и разряд 5 исходное положение "0".регистра 1 сохраняет исходное состояние - 2. Установка разряда 2 регистра,1 в состояние, соответствующее состоянию тригЧетвертый тактовый импульс возвраща гера 8.ет счетчик 6 в исходное состояние "0", а Таким образом, для преобразования четвертый(старший) разряд кода Грея, рав- двух четырехразрядных чисел в предлагаеный "1", переводит триггер 8 в "1". Задер- мом устройстве требуется 4 х 2=8 тактов, В жанный импульс с выхода элемента 22 общемслучаедля преобразования гп чисел, формирует на "нулевом" выходе дешифра представленных каждый в и-разрядном котора 7 импульс, проходящий через подго- де Грея требуется всего а п тактов. В схеме товленный элемент 9 И на третьи входы прототипа для этого требуется гп и+1) такэлементов 14-17 И-ИЛИ и на вход элемента топ. Повышение быстродействия достигну задержки. В результате этого на инфор- то благодаря отсутствию о предлагаемом мационные выходы 23 - 26 преобразователя 30 устройстве специального такта передачи 1считывается параллельный двоичный код суммирующего триггера в младший раз ряд 001,соответствующийобратномукодучис- накапливающего регистра перед началом ла, сформированному в регистре 1. преобразования, А это, в свою очередь, неИмпульс, задержанный на элементе 20, требует организации специального сигнала на время считывания информации с разря блокировки элементов И - ИЛИ, а, следовадов - , поступает на установочные входы тельно. блокирующего триггера и блокир ю. разрядов 3 - 5 и на информационный вход щего элемента И, поддерживающих на разряда регистра 1. Тем самым обеспечива- пятых и шестых входах элементов И первой етсяустановкависходноесостояние "0" его и второй групп прототипа определенный разрядов 3 - 5 и передачаи запоминание ис уровень напряжения в процессе преобразоходного состояния "1" триггера 8 в младшем вания кодов. Отсутствие необходимости разряде регистра 1 перед и реобразованием блокировки в предлагаемом устройстве споследующего кода Грея. собствует повышению достоверности преПятый тактовый импульс аналогично образования кодов,указанному выше поступает на счетный 45 ф о р м у л а и 3 о б р е т е н и я вход счетчика 6 и на вход элемента 22 задер- Преобразователь кода Грея в паралжки, дновременнонасчетныйвходтригге- лельный двоичный код, содержащий счетра поступает первый разряд следующего чик, выходы разрядовкоторогосоединеныс кода рея,равный "1". В результате в счет- соответствующими информационными вхочик 6 записывается "1", а триггер 8 перехо дами дешифратора, триггер, прямой выход дит в состояние "0". Задержанныйимпульс которого соединен с первыми входами инс выхода элемента 22 задержки формирует формационных элементов И и первого упна "третьем выходе дешифратора 7 им- равляющего элемента И, выхо кот у, р х дящии через элемент 13 И и через первый элемент задержкисоединен с записывающий "1" в разряд 5 регистра 1, . 55 информационным входом младшего разряВосьмой тактовый импульс возвращает да регистра и первым входом первого элесчетчик 6 в исходное состояние "0", а чет- мента ИЛИ, второй вход которого вертый старший) разряд кода Грея, равный, объединен с установочным входом младше- "1", переводит триггер 8 в состояние "0", го разряда регистра, выход первого элеменЗадержанный импульс с выхода элемента та ИЛИ соединен с установочными входамиЗаказ 4364 . Тираж . Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035. Москва, Ж. Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 всех разрядов регистра, кроме младшего, выходы информационных элементов И соединены с информационными входами соответствующих разрядов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второго управляющего элемента И, выход которого соединен с входом второго элемента задержки, второй элемент ИЛИ и третий элемент задержки, о т л и ч а ю щ и й с я тем, что, с целью повышения достоверности и быстродействия преобразователя, в него введены элементы .И-ИЛИ, выходы которых являютсявыходами преобразователя, прямые и инверсные выходы разрядов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов ИИЛИ, третьи и четвертые входы которых подключены к выходам соответственно первого и второго управляющих элементов И, первые выходы дешифратора соединены с вторыми входами соответствующих информационных элементов И, второй выход де шифратора соединен с вторыми входамиуправляющих элементов И, выход второго элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента 10 ИЛИ, выход третьегоэлемента задержки соединен с тактовым входом дешифратора, вход третьего элемента задержки и счетный вход счетчика объединены и являются тактовым входом преобразователя, второй вход 15 второго элемента ИЛИ и установочные входйтриггера и счетчика обьединены и являются установочным входом преобразователя, счетный вход триггера является информационным входом преобразователя.к",