Формирователь кодов для рельсовой цепи

(19) (11) И ЗС)БРЕТЕ Н ИЯ ИСА ТОР зе в и ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ. СССР У СВИДЕТЕЛЬСТВ(71) Московский институт инженеров желнодорожного транспорта(56) Авторское свидетельство СССРМ 1133155, кл. В 61 1 23/22, 1982,(54) ФОРМИРОВАТЕЛЬ КОДОВ ДЛЯ РЕЛСОВОЙ ЦЕПИ(57) Изобретение относится к автоматиквычислительной технике и может быть Изобретение относится к автоматике ивычислительной технике и может быть использовано в устройствах железнодорожных систем управления движениемпоездов.Цель изобретения - упрощение устройства и повышение точности формирования. кодов,На фиг, 1 представлена функциональная схема формирователя кодов для рельсовой цепи; на фиг. 2 и 3 - соответственнопринципиальные схемы двух вариантов выполнения блока коммутации формировате-ля кодов для рельсовой цепи; на фиг, 4-6 -соответственно принципиальные схемы выполнения первого дешифратора, второгодешифратора и блока памяти,Формирователь содержит генератор 1. тактовых импульсов, счетчик 2 команд, счетчик 3 кодирования адреса, счетчик 4 битов,первый 5 и второй 6 дешифраторы, первый7.1 и второй 7,2 блоки коммутации, блок 8памяти, первый 9.1 и второй 9.2 сдвиговыерегистры, первый 10.1, второй 10.2 и третий11 О-триггеры, сумматор 12 по модулю два,51)5 Н 03 М 7/00, В 61 1 23/22 пользовано в устроиствах железнодорожных систем управления движением поездов. Цель изобретения - упрощение устройства и повыщение точности формирования кодов, Устройство содержит генератор тактовых импульсов, счетчик команд, счетчик кодирования адреса, счетчик битов, два дешифратора, два блока коммутации, блок памяти, два сдвиговых регистра, три О-триггера, сумматор по модулю два, два входа, два информационных выхода, тактовый и контрольный выходы устройства. 5 з. п, ф-л ы,. 6 ил. первые и вторые входы 13 и 14, первый второй информационные выходы 15 и 1 тактовый 17 и контрольный 18 выходы усройстаа,Блок 7 1 (7 2) коммутации может выпол нен на одном шестнадцатиразрядном мул типлексоре 19 и трехвходовом элемент И-НЕ 20 (фиг. 21 или же на двух восьмира рядных мультиплексорах 21 и 22, инвертор 23 и элементе 4 И-НЕ 24 (фиг, 3). Дешифратор 5 содержит первый инвер тор 25, элемент 3 И-НЕ 26 и второй инверто 27 (фиг. 4), а дешифратор 6 - элемент 4 И-Н 28 и инвертор 29, 30 (фиг. 5).Блок 8 памяти формирует контрольны разряды кодовых комбинаций и может быт выполнен в виде программируемого запо минающего устройства (ПЗУ). Возможно ег выполнение также а виде комбинационног устройства. Например, при формироаани кода Бауэра блок 8 памяти содержит восем элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-38 инаертор 39. (фиг. 6), которые соединены соответствии со следующими правиламформирования контрольных разрядов кодаБауэра:10 = А 1+ А 2+ АЗ,11 =- АО+ А 2 + АЗ,12 = АО+ А 1 + АЗ,13 = АО+ А 1 + А 2,где АО, А 1, А 2, АЗ - информационные разряды кода Бауэра, представляющие собой код на все сочетания,Формирователь работает следующим образом.На входы выбора кодовой комбинации первого 7,1 и второго 7,2 блоков коммутации должны быть поданы уровни логической единицы, кроме соответствующего одного входа каждого из блоков коммутации, например на четвертый (14) должен быть подан уровень логического нуля, Тогда на выходе триггеров 10.1 и 10,2 в последовательном коде должны появляться четвертые кодовые комбинации кода Бауэра 01001010 (число кодовых комбинаций кода Бауэра шестнадцать, однакО их нумерация начинается с нулевой 00000001 и заканчивается пятнад- цатой 11111110), Это происходит за счет того, что генератор 1 тактовых импульсов вырабатывает сигнал частотой в тридцать два раза выше несущей частоты (32 14, который поступает на вход счетчика 2 команд, представляющий собой трехразрядный суммирующий счетчик, Последний разряд счетчика 2, на котором сформирован сигнал частотой в четыре раза выше несущей частоты (4 Ь), поступает на вход счетчика 3 кодирования адреса, представляющий собой четырехразрядный суммирующий счетчик, На выходе второго разряда счетчика 3 сформирован сигнал несущей частоты (н), а все четыре выхода счетчика 3 последовательно во времени формируют информационные разряды кода Бауэра от значения ОООО до значения 1111 в двоичном коде на все сочетания. Этот двоичный код с выходов блока 3 поступает на адресные входы блока 8 памяти, в Мотором в соответствующих ячейках хранятся соответствующие контрольные разряды кода Бауэра (возможно использование данного устройства и для формирования других кодов, например модифицированного кода Хэмминга) или формируются с помощью схемы, представленной на фиг, 6.В результате прикаждом переключении счетчика 3 кодирования адреса на входах параллельной записи регистров 9.1 и 9,2 на время, равное половине периода частоты 2 Ь, появляется одна из шестнадцати восьмиразрядных кодовых комбинаций кода Бауэра. Однако информация в сдвиговые регистры 9.1 и 9,2 может быть загруженатолько при сигнале логического нуля на входе параллельной загрузки РЕ, Этот сигналформируется с помощью блоков 7,1 и 7,25 коммутации, дешифратора 5 и дешифратора6, Частота тактовогосигнала на выходе второго разряда счетчика 4 битов в шестнадцать раз ниже частоты несущей, Периодэтого сигнала определяет длительность эле 10 ментарного бита кодовой комбинации, поскольку он поступает на тактовый вход Ссдвиговых регистров 9.1 и 9.2, которые срабатывают по переднему фронту. Сдвиг информации осуществляется пои сигнале15 логической единицы на входе РГ разрешения параллельной загрузки в сдвиговый регистр,Дешифратор 6 (фиг. 5) формирует сигнал логической единицы на своем выходе,20 когда счетчик 4 битов находится в состоянии1110, Длительность этого сигнала равна половине длительности элементарного битаинформации.Дешифратор 5 (фиг, 4) формирует сиг 25 нал логической единицы на своем выходе,когда счетчик 2 команд находится в состоянии 101. С учетом того, чточастота сигналовна выходах счетчика 2 выше частоты сигналов на выходах счетчика 4, за время сигнала30 логической единицы на выходе дешифратора 6 на выходе дешифратора 5 появляетсятридцать два единичных импульса, До техпор, пока блоки коммутации 7.1 и 7,2 с помощью адресных входов опрашивают свои35 информационные входы, на которых имеетместо уровень логической единицы, сигнална выходах блоков 7.1 и 7.2 коммутации равен единице. Единичный сигнал на вьходахблоков 7.1 и 7,2 коммутации присутствует40 также тогда, когда на выходах дешифратора5 или дешифратора 6 равны уровню логического нуля, Это вытекает из правил работышестнадцатиразрядного мультиплексора 13и элемента ЗИ-НЕ (фиг, 2),45 Нулевой сигнал на выходах блоков 7,1 и7.2 коммутации появляется в том случае,когда опрашивается информационный входв нашем случае 14), подключенный к шинес уровнем логического нуля, а на выходах50 дешифратора 5 и дешифратора 6 имеет место уровень логической единицы, В конкретном рассматриваемом примере на выходахблоков 7,1 и 7.2 коммутации появляется сигнал логического нуля в моменты времени,55 когда счетчик 4 битов находится в состоянии1110, счетчик 3 кодирования адреса - в состоянии 0100 и счетчик 2 команд - 101, чтосоответствует двум отрицательным импульсам разрешения параллельной загрузки навходах РЕ за время нахождения счетчика 4битов в состоянии 1110, Таким образом эа это время дважды (для надежности) в регистр записывается четвертая кодовая комбинация, После того, как счетчик 4 битов в состоянии 1111 (имеются в виду четыре старших разряда пятиразрядного счетчика 4), регистры 9.1 и 9.2 уже находятся в режиме сдвига и на их выходах 07 имеет место младший разряд байта, соответствующий контрольному разряду 13 четвертой кодовой комбинации. Через время, равное одному периоду частоты на выходе младшего разряда счетчика 2 команд, формируется с помощью О-триггера 11 сигнал синхронизации сдвиговых регистров 9.1 и 9,2, при этом к этому моменту по переднему фронту сигнала на выходе второго разряда счетчика 4 в Р-триггеры 10,1 и 10,2 запйсан младший разряд байта. Передний фронт сигнала с выхода О-триггера 11 сдвигает содержимое регистров 9.1 и 9,2 и на их выходах 07 появляются вторые биты четвертой кодовой комбинации, следующий фронт сигнала сдвигает содержимое регистров еще на один разряд, поэтому на выходах 07 появляются третьи биты и т.д.С приходом восьмого фронта сигнала с выхода О-триггера 11 в разряды 07 записывается уровень логического нуля с входа последовательной записи Я регистров 9,1 и 9,2, Перед этим в О-триггеры 10.1 и 10,2 восьмым импульсом с выхода счетчика 4 битов был записан восьмой разряд четвертой кодовой комбинации. После этого счетчик 4 битов опять досчитывает до состояния 11110 и на выходе блоков коммутации 7.1 и 7,2 появляются два импульса разрешения параллельной загрузки в регистры, Если на информационных входах 10, 11 115 информация не изменялась, то в регистры 9,1 и 9,2 вновь будут загружены четвертые кодовые комбинации. За счет того, что в устройство введены О-триггеры 10.1, 10,2 и 11, исключен недостаток известного устройства, в котором первый бит кодовой комбинации имеет меньшую длительность, чем все остальные биты,В качестве сумматора 12 по модулю два может быть использована схема контроля четности (нечетности), например микросхема К 155 ПИ 2, которая выполняет следующие функции;Е = 10 + 11 + 12 + 13 + 14 + 15 + 16;О=Е,Сигналы с выхода предлагаемого формирователя кодов поступают затем в модулятор и через соответствующие устройства (полосовой фильтр, усилитель мощности) передается в рельсовую линию (данные блоки не показаны), Сигнал с выхода цифрового модулятора может подаваться на дополнительный вход сумматора 12 по модулю два(не показан),Блок 7 коммутации Может быть выпол 5 нен на двух восьмиразрядных мультиплексорах 15 и 16, инверторе 17 и элементе4 И-НЕ 18 (фиг. 3). Правила работы мультиплексоров 15 и 16 выполняются при нулевомсигнале на входе разрешения Е, Если же10 сигнал на этом входе равен единице, то и навыходе мультиплексора устанавливаетсяуровень логической единицы. Поэтому, еслинулевой сигнал имеется на одном из восьмиинформационных входах мультиплексора15 15, то при соответствующих этому входу адресных сигналах и наличии единичных стробирующих сигналов на выходемультиплексора 15 появляется сигнал единицы, на выходе мультиплексора 16 имеется20 единица, а на выходе блока 7 коммутациипоявляется логический нуль, В остальныхслучаях комбинации адресных сигналов навыходе мультиплексора 15 или мультиплексора 16 будет сигнал логического нуля и на25 выходе блока 7 формируется сигнал логической единицы;Формула изобретения1, Формирователь кодов для рельсовойцепи, содержащий первый дешифратор,30 первый блок коммутации, счетчик битов, генератор тактовых импульсов, выход которого соединен с входом счетчика команд,выход старшего разряда кбторого соединенс входом счетчика кодирования адреса, вы 35 ходы которого соединены с одноименнымиадресными входами блока памяти, выходыкоторого подключены к информационнымвходам первого сдвигового регистра, сум-матор по модулю два, выход которого явля 40 ется контрольным выходом устройства, о т ли ч а ю щ и й с я тем, что, с целью упрощенияустройства и повышения точности формирования кодов, в устройство введены второйдешифратор, О-триггеры, второй сдвиговый45 регистр, второй блок коммутации, выходысчетчика команд подключены к адреснымвходам первого дешифратора, выход которого соединен с первыми стробирующимивходами блоков коммутации и к соответст 50 вующему входу сумматора по модулю два,соответствующие адресные входы блоковкоммутации и входы четырех младших разрядов регистров сдвига объединены и соединены с соответствующими выходами55 счетчика кодирования адреса, выход старшего разряда счетчика кодирования адресасоединен с входом счетчика битов, выходычетырех старших разрядов которого соеди-нены с соответствующими адресными входами второго дешифратора, выход которогосоединен с вторыми стробирующими входами блоков коммутации, соответствующим входом сумматора по модулю два. выходы первого и второго блоков коммутации подключены к входам разрешения загрузки соответственно первого и второго регистров и к соответствующим входам сумматора по модулю два, выход второго разряда счетчика битов соединен с С-входами первого и второго О-триггеров и О-входом третьего О-триггера, С-вход которого объединен с адресным входом младшего разряда первого дешифратора, выходы первого и второго регистра сдвига соединены с О-входами соответственно первого и второго О-триггеров, выходы которых являются соответствующими информационными выходами устройства и соединены с соответствующими входами сумматора по модулю два, выход второго разряда счетчика кодирования адреса является тактовым выходом устройства, информационные входы блоков коммутации являются соответственно первыми и вторыми входами устройства,2. Формирователь по и, 1, о т л и ч а ющ и й с я тем, что блок коммутации содержит шестнадцатиразрядный мультиплексор и трехвходовый элемент И-НЕ, выход которого является выходом блока коммутации, первый и второй входы - соответственно первым и вторым входами стробирования, инверсный выход мультиплексора, информационные и адресные входы которого являются информационными и адресными входами блока коммутации, соединен с третьим входом элемента И-НЕ, вход разрешения мультиплексора подключен к общей шине,3. Формирователь по и, 1, о т л и ч а ющ и й с я тем, что блок коммутации содержит два восьмиразрядных мультиплексора, четырехвходовый элемент И-НЕ и элемент НЕ, вход которого объединен с входом разрешения первого мультиплексора и является входом старшего адреса блока, выход элемента НЕ соединен с входом разрешения второго мультиплексора, одноименные адресные входы мультиплексоров объединенй и являются соответствующими адресными входами блока, информационные25 30 ны с первыми входами соответственно пятого - восьмого элементов ИСКЛЮЧАЮЩЕЕ 35 ИЛИ, выход восьмого элемента ИСКЛЮЧА 40 45 50 5 10 15 20 входы мультиплексоров я вля ются соответствующими информационными входами блока, входы мультиплексоров соединены с соответствующими Первыми входами элемента И-НЕ, вторые входы которого являются соответствующими входами стробирования блока, выход элемента И-НЕ является выходом блока.4, Формирователь по и. 1, о т л и ч а ющ и й с я тем, что первый дешифратор содержит два элемента НЕ и элемент И-НЕ, выход которого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход которого является выходом дешифратора, второй вход элемента И-НЕ, вход первого элемента НЕ и третий вход элемента И-НЕ являются соответствующими входами дешифратора,5, Формирователь по и, 1, о т л и ч а ющ и й с я тем, что второй дешифратор содержит два элемента НЕ и элемент И-НЕ, выход первого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход которого является выходом дешифратора, вход первого элемента НЕ и входы элемента И-НЕ являются входами дешифратора,б. Формирователь по и. 1, о т л и ч а ющ и й с я тем, что блок памяти содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, выходы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединеЮЩЕЕ ИЛИ соединен с входом элемента НЕ, объединенные первые входы второго,третьего и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные первый вход первого, вторые входы третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы первого, второго и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы пятого, шестого и седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно первым-четвертым адресными входами блока, выходы пятого-седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выход элемента НЕ являются соответствующими выходами блока.1753598 О Ф АР 41 4Составитель О. Неплохое Редактор С, Пекарь Техред М.Моргентал Корректо Заказ 2775 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С113035, Москва, Ж, Раушская наб., 4/5оизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1