Устройство для преобразования знакоразрядного кода в дополнительный двоичный код

(19) ( Н азм И 00 ОМИТЕТОТКРЫТИЯМ ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ее мщурЙг 1 й евлах,Д .1 ЬА. БРЕ ТЕЛЬСТВУ обьединен тв ва, А.Н,Кошарновски идетельство СССР03 М 7/00, 1984,идетельство СССР03 М 9/00, 1988.идетельство СССР03 М 9/00, 1983,К АВТОРСКОМУ С(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ЗНАКОРАЗРЯДНОГО КОДА ВДОПОЛНИТЕЛЬНЫЙ ДВОИЧНЫЙ КОД(57) Изобретение относится к вычислительной технике и может быть использовано в кодирующих устройствах, а также в цифровых моделирующих и вычислительных системах как общего, так и специального назначения, Цель изобретения - повышение быстродействия, Устройство содержит группу элементов И 1, группу элементов ИИЛИ 2, первую и вторую группы элементов НЕ 3 и 4, группу элементов ИЛИ 5,3 табл., 1 ил.Изобретение относится к вычислительной технике и может быть использовано вкодирующих устройствах, а такхсе в цифровых моделирующих и вычислительных системах как общего, так и специальногоназначения,Известен преобразователь знакораэрядного кода в дополнительный двоичныйкод, содержащий группу последовательносоединенных блоков управляемого инвертирования, элементы задержки, элементыНЕэлементы И и триггеры с соответствующими связями,Недостатки устройства - большой объем оборудования, низкое быстродействие,невозможность обработки кода, представленного в знакоразрядной системе в параллельном виде, обязательное наличиеисточника тактовых импульсов, неуниверсальность,Наиболее близким к предлагаемомутехническому решению является преобразователь последовательного знакоразрядного кода вдойолнительный двоичный код,содержащий группу элементов И, первый ивторой и-разрядные регистры, тактовыевходы которых объединены и являются входом синхронизации устройства, а и-инверсных выходов второго и-разрядного регистраподключены к первым информационнымвходам группы и-элементов Й,Недостатком данного устройства является возможность обработки знакоразрядного кода только в потактовом режиме,отсюда невысокое. быстродействие, наличие источника тактовой чистоты, необходимость динамического согласования работыпервого и второго регистров, необходимость фиксации области инверсного преобразования,Целью изобретения является повышение быстродействия за счет преобразования энакоразрядного кода, представленного в параллельном виде, и уменьшение оборудования,указанная цель достигается тем, что устройство для преобразования знакоразрядного кода в дополнительный двоичный код,содержащее группу элементов И, группуэлементов И-ИЛИ, первую и вторую группыэлементов НЕ, причем выходы элементовНЕ первой группы соединены с первымивходами соответствующих элементов Игруппы, вход и выход 1-го (к = 1 - и, 2 п -разрядность числа) элемента НЕ второйгруппы соединены соответственнос первыми входами первой и второй групп 1-го элемента И-ИЛИ группы, содержит группуэлементов ИЛИ, причем вторые входы первой и второй групп первого элемента И-ИЛИ25, второй группы, вход (р)-го разряда входа 30 40 5 10 15 20 50 55 группы соединены соответствейно с входами логической единицы и логического нуля устройства, выход первого элемента И-ИЛИ группы является выходом знакового разряда устройства, выход р-го(р = 2- п) элемента И-ИЛИ группы соединен с вторым входом (р)-го элемента И группы и является выходом (р)-го разряда информационного выхода устройства,Вход (р)-го разряда входа положител ьной части знакоразрядного числа устройства соединен с вторым входом второй группы р-го элемента И-ИЛИ группы и с входом (р)-го элемента НЕ первой группы, вход и-го разряда входа положительной части числа устройства является выходом и-го разряда информационного выхода устройства, выход (р)-го элемента НЕ первой группы соединен с вторым входом первой группы р-го элемента И-ИЛИ группы, выходы элементов И группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами соответствующих элементов НЕ отрицательной части знакоразрядного чИсла устройства соединен с вторым входом (р)-го элемента ИЛИ группы, вход и-го разряда входа отрицательной части знакоразрядного числа устройства соединен с входом и-го элемента НЕ второй группы.На чертеже приведена блок-схема устройства для преобразования знакоразрядного кода в дополнительный двоичный код,Устройство для преобразования знакоразрядного кода в дополнительный двоичный код содержит группу 1 элементов И,группу 2 элементов И-ИЛИ, первую 3 и вторую 4 группы элементов НЕ, причем выходы элементов НЕ первой группы 3 соединены с первыми входами соответствующих элементов И группы 1, вход и выход 3 с-го (с = 1 - п,2 п - разрядность числа) элемента Н Е второй группы 4 соединены соответственно с первыми входами первой и второй групп К-го элемента И-ИЛИ группы 2, группу элементов ИЛИ 5, причем вторые входы первой и второй групп первого элемента И-ИЛИ груп-. пы 2 соединены соответственно с входами логической единицы 6 и логического нуля 7 устройства, выход первого элемента И-ИЛИ группы 2 является выходом 8 знакового разряда устройства, выход р-го(р = 2-п) элемента И-ИЛИ группы 2 соединен с вторым входом (р)-го элемента И группы 1 и является выходом 9 (р)-го разряда информационного выхода устройства,Вход 10 (р)-го разряда входа положительной части знакоразрядного числа устройства соединен с вторым входом второй1753599 группы р-го элемента И-ИЛИ группы 2 и свходом (р)-го элемента НЕ первой группь3, вход 11 и-го разряда входа положительной части числа устройства является выходом 12 и-го разряда информационного 5выхода устройства, выход (р)-го элементаНЕ первой группы 3 соединен с вторым входом первой груйпь р-го элемента И-ИЛИгруппы:2, выходы элементов И группы 1соединены с йервыми входами соответствующих элементовИЛИ группы 5, выходы ко-торых:. соединены с входамисоответсТвующих элементов НЕ второй"группь 4 вход 13 (р)-го разряда входа отрицатеМьной части знакоразрядного числа 15устройства соединен с вторым входом (р)го элемента ИЛИгруппы 5, вход 14 и-гораэряда. входа отрицательной части зйако-",разрядного чиела устройства соединен с"входом и-гоэлемента НЕ второй группы.: 20Устройство работает следующйм обра-Для преобразования знакоразрядногочисла (О,: 1,: 1) в.;дополнительный двоичныйкод достаточнбперед каждой отрицательной едиНицей:1, проин верти ровать разряды;включая. :ближайшую полокительную илиотрицателмую;.единицу (1, 1), остальныеразряДЫ осстрются без изменения, Например: :" .":. ";: 30О.1 О 1,11 а 1,0.01100101,энакораэрядноечисло, состоящее из разрядов (1, 0 Ц вцифровых системах может бытьзакодирдв но согласно табл, 1, 35На вхсдположительной части знакоразрядного исла 10, 11 поступают значения Х( = 1;, и);:;нр вход отрицательной частизнакоразрядногб".числа поступают значенияУ (1 -- .1,:;,"и). 40Обозначим Ъ-разряд соответствующего допоянительНого двоичного кода, Логические выражения преобразования ЗС кодав дополнительйый двоичный код имеют вид:45Ъ = Х л Уч Хь ) чЧХ л(Уч Х-л (1)Х Л Ъ Ъ-): 10 вах - 2 1 (8)Период тактовых импульсов сдвигового . регистра или длительность одноготакта об работки ЗС кода в прототипе примерно в 8раз больше 1 к .Т = 2 1 и 22101 аах 22 ф 2" 1 81 р. (9)В изобретении время получения результата составит1 т и (10) При сравнении быстродействия прототипа Т (и+1) и изобретения 1 и видно, что быстродействие изобретения увеличивается в 8 раз(2)браэованного ряд 8, Логичео разряда здп Уч Х 42) (3) яется на конки 11101100101 5и и. Для фйксации знака пре кода вводится знаковый ра ское выражение для знаково имеет вид: 2 здп = 1 л(У 1 ч Х л 2) чО Работа устройства пояс ретном примере в табл, 2, Пусть и = 9, Рассмотрим знакоразрядный код 010 дополнительный код 00 Ездп = 0 Таким образом следующая верная цифра результата получается последовательно, начиная с младцих разрядов.При этом, еслиздп = 1, то число Отрица-. тельное, если Ездп = О, то положительное. Первая группа элементов НЕ 3 формирует значения Х,Группа элементов И 1 реализует выражениеХ- Л Ъ(4) Группа элементов ИЛИ 5 реализует выражениеХ 1 л Ъч У(5) Вторая группа элементов НЕ 4 реализует выражениеХ.л Ъ- Л. (б) Группы элементов И-ИЛИ 2 реализует выражение (1).Таким образом время формирования следуощей верной цифры дополнительного кода, начиная с младших разрядов, не превышает совокупной задержки элемента ИИЛИ, двухвходового элемента И, двухвходового элемента ИЛИ, инвертора. В прототипе ЗС код обрабатывается в потактовом режиме, начиная со старшего разряда. При этом конечн ый результат преобразования получается только после обработки последнего младшего разряда ЗС кода, Таким образом время обработки ЗС кода в прототипе составляет Т (и+1), где Т - период тактовых импульсов сдвигового регистра. и - разрядность ЗС кода. Минимальная длительность тактового импульса сдвигового регистра должна быть больше суммы максимальных задержек из "1" в "О" и из "О" в "1" составляющих его элементов1 и 10 вах + 10 щах Р) При этом в одной и той же элементной базе задержка элементов, составляющих простейший сдвиговый регистр, например К 533 ИР 25, примерно в 2 раза больше суммарной задержки мультиплексора на два входа, инвертора, двухвходовых элементов И, ИЛИ (1.),Г П+1 8 ,д .1 8 ( )си 1 иСравним аппаратные затраты на изготовление прототипа и изобретения. Изобретение содержит 2 и двухвходовых элементов И, ИЛИ, 2 и элементов НЕ, элементов И-ИЛИ.Прототип содержит 2 и+1 одноразрядных О-триггеров, 2 и+1 мультиплексоров на два входа, 4 и+2 инверторов, входящих в состав сдвиговых регистров, и+1 элементов И, и+1 элементов НЕРАВНОЗНАЧНОСТЬ.Сравнительные данные представлены в .табл, 3.Если эа условную единицу объема оборудования принять объем оборудования группы п элементов И, то ч., =гг; (12) Чиз =15,5, (13) где Чпр - объем оборудования прототипа; Чи - объем оборудования изобретения. Преимуществом изобретения является увеличение быстродействия в 8 раз и уменьШение оборудования на 25% по сравнению с прототипом.Устройство реализуется следующим образом.Все устройство может быть выполнено на элементах базового матричного кристалла БМК 1515 ХМ 1, При этом устройство для и = 32 занимает 10% площади БМК.Все устройство также может быть выполнено на микросхемах 533 серии; группа и элементов И 533 ЛИ 2, группа и элементов 533 ЛН 1, группа и элементов ИЛИ 533 ЛЛ 1, группа и элементов ИЛИ-НЕ 533 ЛР 1,Экспериментальные исследования предлагаемого устройства показали, что при меньшем объеме оборудования быстродействие увеличивается в 4-8 раз, так как совокупная задержка группы и элементов И, группы и элементов ИЛИ, группы 2 и элементов НЕ, группы и элементов И-ИЛИ в 4-8 раз меньше, чем минимальный период сдвиговых импульсов самого простого сдвигового регистра; отсутствие необходимости динамического согласования работы первого и второго регистров повышает надежность работы устройства. В устройстве возможно получение каждой следующей верной цифры дополнительного кода результата в среднем в 4 и быстрее, где и -пы, вход и-го разряда входа положительной части числа устройства является выходом и-го разряда информационного выхода устройства, выход(р)-го элемента НЕ первой 40 группы соединен с вторым входом ивовойгруппы р-го элемента И-ИЛИ группы, вь 1 ходы элементов И группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с 45 входами соответствующих элементов НЕвторой группы, вход (р)-го разряда входа отрицательной части знакоразрядного числа устройства соединен с вторым входом (р)-го элемента ИЛИ группы, вход и-го раз ряда входа отрицательной части знакоразрядного числа устройства соединен с входом и-го элемента НЕ второй группы,102025 30 35 разрядность знакоразрядного числа, чем в базовом объекте, за счет обработки входных данных, начиная с младшего разряда, отсутствует необходимость запоминания момента инвертирования,Формула изобретения .Устройство для преобразования знакоразрядного кода в дополнительный двоичный код, содержащее группу элементов И, группу элементов И-ИЛИ, первую и вторуюгруппы элементов НЕ, причем выходы элементов НЕ первой группы соединены с первыми входами соответствующих элемейтов И группы, вход и выход К-го (1 = 1-и, 2 и - разрядность числа) элемента НЕ второйгруппы соединены соответственно с первыми входами первой и второй групп 1-го элемента И-ИЛИ группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия оно содержит группу элементов ИЛИ,причем вторые входы первой и второй групп первого элемента И-ИЛИ группы соединены соответственно с входами логической единицы и логического нуля устройства, выход первого элемента И-ИЛИ группы является выходом знакового разряда устройства, выход р-го (р = 2-и) элемента И-ИЛИ группы соединен с вторым входом (р)-го элемента И группы и является выходом (р)-го,разряда информационного выхода устройства, вход (р)-го разряда входа положительной части знакоразрядного числа устройства соединен с вторым входом второй группы р-го элемента И-ИЛИ группы и с входом(р)-го элемента НЕ первой груп.1753599 Таблица 1 2 Та бл т е е еее ие иеии еее и ии ии иее ии бъект исследования Ев Знакоразрядный код Положительная часть 1 О 1 1 О ЗС числа Отрицательная частЗС числа О. 0 Выходы первои группы элементНЕ 0 0 Входы группыэлементов ИВыходы гр элементов ь О 0 О 0 1 0 Вхо эле ппы ИЛИ О 0 0 2 ыходы группы лементов ИЛИ 0 Выходы вто группы инв то О 0 0 Нс ыМоды вторруппы инве 00 0 ртои 0 0 0 О 1 0 Выходы группыэлементов И-ИЛ 0 1 0 ход устройств 0 0 Оии вйй О е ю ю Входы пер второй 11 элементов 1 и пп Лм,1 р 4 15 О 0 0 0 1 О 1 1 0 О0О 0 1 1 ии 8912 1753599 Таблица 3 Составитель М, КозырьковаРедактор С. Пекарь . Техред М,Моргентал Корректор Э Лонча ГКНТ СССР ьский комбинат Патент", г. Ужгород,роизводственноа, 101 аказ 277 ВНИИТираж Государственного комитета по изо 113035, Москва, Ж, Ра