Устройство для сопряжения процессора с памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 5 606 Е 13 Б ТЕ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ И ВТОРСКОУУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРЬЬ 1236491, кл. 6 06 Е 13/00, 1984,Авторское свидетельство СССРМ 1667087, кл, О 06 Е 13/00, 1988,(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯПРОЦЕССОРА С ПАМЯТЬЮ(57) Изобретение относится к вычислительной технике и может быть использовано дляпостроения систем с быстродействующей Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения с памятью, и может быть использовано для построения систем с быстродействующей памятью большой информационной емкости.Цель изобретения является повышение достоверности работы устройства и ри передаче документов (в случае изменения формата посылки) за счет обнаружения текущего адреса границ формата в адресном поле блока памяти,На фиг,1 представлена блок-схема устройства; на фиг,2 - 6 - функциональные схемы блока синхронизации обращений, блоков памяти, блока дешифрации режима обращений и блока настройкиУстройство содержит (фиг,1) блоки 1 и 2 формирования адреса, блок 3 синхронизации обращений, блок 4 дешифрации режима обращений, блоки 5. и 6 памяти, блок 7 настройки, распределители 8 и 9 импульсов. 1742823 А памятью большой информационной емкости. Цель изобретения - повышение достс верности работы устройства при передаче изменяемых по формату документов. Цель достигается тем, что в устройство, содержащее два распределителя импульсов, два блока формирования адреса, блок синхронизации обращений, блок дешифрации режима обращений и блок настройки, включающий три схемы сравнения, два элемента И, счетчик, элемент ИЛИ и два формирователя импульсов, введены в блок настройки, три узла постоянной памяти, два счетчика, два дешифратора и элемент задержки. 1 з.п. ф-лы, б ил,Блок 3 синхронизации обращений содержит (фиг.2) элементы И 10-13, генератор 14 импульсов, триггер 15 режима, элементы 16 - 18 задержки, группы элементов И 19 и 20.Первый и второй блоки 5 и 6 памяти (фиг.3, 4) состоят из групп элементов И 21- 32, групп элементов ИЛИ 33-35 и узлов 36- 39 памяти.Блок 4 дешифрации режима обращений (фиг.5) содержит третий, четвертый и второй, элементы И 40-42, элементы ИЛИ 43-44, пятый элемент И 45, триггер 46 режима, триггер 47 пуска и первый элемент И 48.Блок 7 настройки содержит (фиг.б) элементы И 49 и 50, формирователи 51 и 52 импульсов, элемент ИЛИ 53, схемы 54 и 55 сравнения, второй и третий счетчики 56 и 57, узлы 58 - 60 постоянной памяти (ПЗУ), дешифраторы 61 и 62, первый счетчик 63; третью схему 64 сравнения и элемент 65 задержки.Блоки 1 и 2 формирования адреса со-.держат (фиг.3, 4) счетчики 66, 67, элементыИЛИ 68 и 69 и элементы И 70 и 71.На чертежах показаны также линии 7295 внутренних межблочных связей устройства.На чертежах показаны линии 82, 95 и 84сигнала ЗАН-захвата шин обмена (занятости устройства), сигнала СХИ-синхронизации источника (запуск обращения) иСХЗ-синхронизации эадатчика (начало обмена).Устройство работает следующим образом.Исходно счетчики 66 и 67 сброшены, атриггер 46 установлен в нулевое состояние,например, в момент подачи питания (не показано). Триггер 15 может быть установленв любое положение, например, в единичное.Сигнал "Пуск" по линии 92 устанавливает триггер 47 в единичное положение, приэтом открывается элемент И 45, на выходкоторого поступает сигнал с выхода триггера 46 в качестве сигнала ЗАН, указывающего на начало обмена, при этом такжезапускается генератор 14, который вырабатывает в линию 94 импульсы СХЗ-синхронизации задатчика, поступающие впроцессор.Ответной реакцией процессора на импульсы СХЗ является выдача по линии 95импульсов СХИ-синхронизации источника,которые являются импульсами частоты записи в блоки памяти информации, поступающей к ним по шине данных(ДШ).Шина данных поразрядно подключенак входам узлов 36-39 памяти. Таким образом информация, подлежащая записи в блоки памяти, оказывается привязанной кимпульсами СХИ, а запись производитсяпараллельно по всем входам блоков, например, байтами,Единичное положение триггера 15 соответствует режиму записи в узлах 37 и 36блока 5 памяти, коммутируемых поочереднораспределителем 8 через соответствующиеэлементы И 31 и 32, 23 и 24 соответственно,а также режиму считывания для узлов 38 и39 блока 6 памяти, коммутируемых распределителем 9 через соответствующие элементы И 28 и 31 соответственно. При этомсчитывание информации происходит по битам за счет сигналов управления, поступающих с выхода распределителя 9 черезэлементы И 19, с помощью которых разворачивается последовательное обращение кузлам 36-39 блоков 5 и 6 памяти,Таким образом, в режиме считыванияинформация из блоков памяти выбирается последовательно по битам иэ записанныхранее байтов.Смена адреса в блоках памяти в режимесчитывания происходит с помощью соответ 5 ствующего счетчика 66 или 67, управляемыхчерез соответствующий элемент ИЛИ 68или ИЛИ 69 по импульсам в последнем разряде распределителя 19, который появляется в линии 88 для счетчика 66 или в линии 7410 для счетчика 67,8 режиме записи, например, в узлы 37или 36 блока 5 памяти импульсы частотыСХИ поступают на элемент 16 задержки идалее через открытый, элемент И 10 на эле 15 мент 17 задержки и далее на открытые элементы И 32 и 21, при этом на вход записичтения узла 37 блока 5 памяти импульс СХИприходит раньше, чем на вход СЕ, так каквремя срабатывания элемента 17 задержки20 меньше, чем время срабатывания элемента16 задержки,Окончание импульсов СХИ по линиям86 и 87 происходит одновременно, так какпо окончании импульсов СХИ элемент 1625 задержки отключается закрытием элементаИ 12, а время срабатывайия элемента 17задержки равно времени срабатывания элемента И 12 и единичного элемента И 21, приравенстве времени срабатывания единичных30 элементов И 32 и ИЛИ 14 соответственно.Сигнал адреса в блоках 5 и 6 памяти врежиме записи производится с помощьюсоответствующего счетчика 66 и 67 черезсоответствующий элемент ИЛИ 68 или ИЛИ35 69 по окончании импульса СХИ в линиях 87или 74.Код формата посылки хранится в узлах58 и 59 постоянной памяти. Код на выходесчетчиков 56 и 57 управляет состоянием вы 40 ходов ПЗЧ 58 и 59,ПЗУ 58 и 59 программируются на длительность формата посылки, например, если формат посылки (длительность строкииэображения в единицах разложения) ли 45 ний/мм/ равен 800, то код формата посылки будет кратным этому числу: 800, 1600,2400 и т.д, Таким образом в ПЗУ задан текущий адрес конца формата посылки. Сравнение текущего адреса блока памяти50 сравнивается с кодом конца формата посылки на схемах 54.и 55 сравнения, которыеинформируют сигналом в линиях 83 или,84об окончании строки изображения. Количество этих окончаний фиксируется счетчиком55 63 и, если состояние счетчика сравнится скодом длительности посылки, хранящимся вПЗУ 60, то схема 64 сравнения выдает сигнал в шине КП об окончании посылки, т.е. обокончании процесса обмена памяти и про.цессора.510 20 25 30 35 40 50 55 Дешифраторы 61 и 62 контролируют состояние счетчиков 56 и 57, При невозможности дальнейшего участия блоков памяти в приеме информации (в связи с тем, что их объем исчерпан) сигнал с выхода дешифраторов 61 и 62 через соответствующий формирователь 51 .и 52 воздействует на распределители 8 и 9 для подключения очередных блоков памяти.Процесс записи инормации происходит быстрее считывания, поэтому имеет смысл по окончании объема блоков памяти при записи информации освободить общую шину процессора, Освобождение общей шины процессора осуществляется снятием сигнала ЗАН при опрокидывании триггера 46 в единичное состояние. Это происходит в режиме записи тогда, когда распределители 8 или 9 выбирают последний узел памяти (сигнал в линиях 89 или 76) и в момент совпадения кодов формата посылки ПЗУ 58 или 59 (сигнал в линиях 83 или 84).Такое состояние фиксируется элементами И 48 или 41 через элемент ИЛИ 43.Возврат триггера 4 б в нулевое состояние осуществляется теми же сигналами только в режиме считывания для блоков памяти и фиксируется элементами И 40 или 42 через элемент ИЛИ 44. Формула изобретения 1. Устройство для сопряжения процессора с памятью, содержащее два распределителя импульсов, группы выходов которых являются соответствующими группами выходов устройства для подключения к группам стробирующих входов первого и второго блоков памяти, два блока формирования адреса, группы выходов которых являются соответствующими группами выходов для подключения к группам адресных входов первого и второго блоков памяти, блок синхронизации обращений, первый выход и синхровход которого являются соответственно выходом и входом устройствам для подключения к синхронизирующим шинам процессора, первая и вторая группы выходов, второй, третий и четвертый, пятый выходы являются соответственно выходами устройства для подключения к группам входов выборки, входам записи-чтения и входам выборки первого и второго блоков памяти, блок дешифрации режима обращений, входы пуска и останова которого являются соответствующими входами пуска и останова устройства, а первый выход является выходом устройства для подключения к шине занятости процессора, и блок настройки, первая и вторая группы информационных входов которого соединены соответственно с группами выходов первого и второго блоков формирования адреса, первые и вторые тактовые входы и входы разрешения которых подключены соответственно к шестому, седьмому, четвертому и пятому выходам и первой и второй группам выходов блока синхронизации обращений, тактовым и разрешающим входами соединенного соответственно с вторым и третьим выходами блока дешифрации режима обращений, а шестым и седьмым выходами - соответственно с первыми и вторыми тактовыми выходами блока настройки и блока дешифрации режима обращений, первый и второй разрешающие входы и первый и второй информационные входы которого соединены соответственно с первым и вторым выходами блока настройки и группами выходов первого и второго распределителей импульсов, а четвертый выход- с установочными входами первого и второго блоков формирования адреса, причем блок настройки содержит три схемы сравнения, два формирователя импульсов, два элемента И, первые входы которых соединены соответ ственно с выходами первой и второй схем сравнения и первым и вторым выходами блока настройки, первый счетчик, группой выходов подключенный к первой группе входов третьей схемы сравнения, и элемент ИЛИ, выход которого соединен со счетным входом первого счетчика, причем первые и вторые входы элементов И и первые группы информационных входов первой и второй схем сравнения являются соответственно вторым и первым тактовыми входами и первой и второй группами информационных входов блока настройки, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности работы устройства,.третий и четвертый выходы блока настройки подключены соответственно к входам первого и второго распределителей импульсов, а в блок настройки введены два счетчика, два дешифратора, элемент задержки и три узла постоянной памяти, причем в блоке настройки выходы первой и второй схем сравнения соединены соответственно со,счетными входами второго и третьего счетчиков, группы выходов которых соединены соответственно с группами входов первого и второго дешифраторов и через первый и второй узлы постоянной памяти-с вторыми группами входов первой и второй схем сравнения, выходы первого и второго дешифраторов подключены соответственно через первый и второй формирователи импульсов к входам сброса второго и третьего счетчиков и третьим и четвертым выходам блока настройки.2; Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок дешифрации режима обращений содержит пять элементов И, триггеры пуска и режима и два элемента ИЛИ, причем первые входы первого и второго элементов И являются соответственно первьм и вторым тактовыми входами блока и соединены соответственно с первыми входами четвертого и третьего элементов И, вторые входы которых являются соответственно вторым и первым информационными входами блока и соединены соответственно с вторыми входами второго и первого элементов И, третьи входы которых являются соответственно вторым и первым разрешающими входами блока и соединены соответственно с третьими входами четвертого и третьего элементов И, первые и вторые входы первого и второго элементов ИЛИ подключены соответственно к выходам первого и второ го, третьего и четвертого элементов ИЛИ,выходы которых соединены соответственно с синхровходом и входом сброса триггера режима, входы сброса и установки триггера пуска являются соответственно входами 30 сброса и пуска блока, а выход являетсятретьим выходом блока и соединен с первым входом пятого элемента И, второй вход которого соединен с выходом триггера режима, а выход является первым выходом 15 блока, выход второго элемента ИЛИ является вторым и четвертым выходами блока.742823 иаЮ Составитель В,ВертлибГедактор В.Бугренкова Техред М,Моргентал орректор Н.Корол ельский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 Производственно аказ 2286 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5