Контролируемый сумматор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
/ОО, 7/5 з 60 Я ПИСАНИЕ ИЗОБРЕТАВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ М 7и С,Н.Никулин детельство СССР 6 Г 11/00, 1984,детельство СССР 6 Е 11/00, 1986, ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР(54) КОНТРОЛИРУЕМЫИ СУММАТОР (57) Изобретение относится к вычислительной технике. Цель изобретения - увеличение полноты контроля. Сумматор содержит коммутатор 1, элементы задержки 2, 3, элемент НЕ 4, сумматоры по модулю два 5, 6, элементы И 7, 8, 9, управляющий вход 10, информационные входы 11,выходы 12, 13 суммы и переноса, 1 ил., 26 табл,Изобретение относится к вычислительной технике и может бь 1 ть использовано дляпостроения различных сумматоров совстроенным контролем,Цель изобретения - увеличение полноты контроля.На чертеже представлена структурная. схема контролируемого сумматора.Контролируемый сумматор содержиткоммутатор 1, элементы 2 и 3 задержки, 10элемент НЕ 4, сумматоры 5 и 6 по модулюдва, элементы И 7-9, управляющий вход 10,информационные входы 11, выход 12 суммыи выход 13 переноса.Контролируемый сумматор имеет два 15режима функционирования - рабочий и контроля.В рабочем режиме на управляющийвход 10 подан сигнал логического "0", коммутатор 1 коммутирует на свои выходы входы первой группы, и сумматор реализуеттаблицу истинности полного сумматора.В режиме контроля на управляющийвход 10 подается сигнал логической "1",коммутатор 1 подключает на свои выходы 25входы второй группы, Таким образом, в контролируемом сумматоре образуется обратная связь, определяемая соотношениямиХ 1 (Т + 1) = Я (Т - 1),Х 2 (Т+ 1) -. Р(Т), 30ХЗ (Т+ 1) = Р(Т),где Х 1(Т), Х 2(Т), ХЩ Я(Т), РЩ- значения сигналов на входах 11 сумматора 5 по модулю дваи выходах 12 и 13 суммы и переноса контролируемого сумматора, 35Из первого уравнения видно, что сигнал напервом входе задержан на такт,В табл,1 приведены возможные неисправности и соответствующие им сигналы навыходах 12 и 13. Таблицы 2-26 - таблицы 40истинности при различных состояниях контролируемого сумматора.При исправном сумматоре реализуютсявозможные таблицы 12-18 истинности. Такое их количество обьясняется неопределенностью первоначального состояниявходов Х 1, Х 2 и ХЗ. Однако все таблицыимеют одинаковую периодическую часть,которая содержит четыре различных входных набора. На выходах 12 и 13 при этом 50возникает генерация частоты 1. При наличииконстантных неисправностей типа замыкания провода на шину питания Х 1 = 1, Х 2 = 1,ХЗ 1, обрыва провода Х 1 = О, Х 2 = О, ХЗ =- О, замыкания проводов Х 1 = Х 2, Х 1 = ХЗ, 55Х 2 - ХЗ, Х 1 = Х 2 = ХЗ контролируемый сумматор начинает реализовать соответственно таблицы истинности 2-11, Все ониотличаются своей периодической частью отуже полученной при исправном сумматоре. Неисправность в большинстве случаев обнаруживается по наличию на одном (или обоих) из выходов 12 и 13 контролируемого сумматора постоянного логического уровня "О" или "1". В отдельных случаях обнаружить неисправность можно, например, путем сравнения частоты колебаний на выходах 12 и 13 контролируемого сумматора с контрольной, Кроме того, возможно различие неисправностей между собой, что видно из табл.1.Неопределенность начального состояния также не имеет никакого влияния на функционирование неисправного контролируемого сумматора, что видно из табл.20-25, где при различных начальных состояниях моделировалась неисправность типа обрыва Х 2 =О.Элемент 2 задержки служит для задержки сигнала на такт (определяетя как т 2- = т" + т + 2 т" + 2 , где т", г, тл, г - времена задержки соответственно на коммутаторе, сумматоре по модулю два, элементе И, элементе НЕ) частоты генерации, а элемент 3 задержки - для выравнивания времени появления сигнала на входе коммутатора, которое определяется задержкой элемента НЕ 4.Формула изобретения Контролируемый сумматор, содержащий первый и второй сумматоры по модулю два, первый, второй и третий элементы И, причем первый вход первого сумматора по модулю два подключен к первым входам первого и второго элементов И, второй вход первого сумматора по модулю два соединен с вторым входом первого и первым входом третьего элементов И, третий вход первого сумматора по модулю два соединен с вторыми входами второго и третьего элементов И, выходы первого, второго и третьего элементов И соединены соответственно с первым, вторым и третьим входами второго сумматора по модулю два, выход которого является выходом переноса контролируемого сумматора. выход суммы которого соединен с выходом первого сумматора по модулю двэ, о т л и ч а ю щ и й с я тем, что, с целью увеличения полноты контроля, он содержит два элемента задержки, элемент НЕ и коммутатор, к первой группе информационных входов которого подключены информационные входы контролируемого сумматора, вторая группа информационных входов коммутатора подключена к выходам соответственно первого и второго элементовзадержки и элемента НЕ, вход которого подключен к входу второго элемента задержки и выходу переноса контролируемого1714603 сумматора, выход суммы которого соединен с входом первого элемента задержки, а управляющий вход соединен с управляющим входом коммутатора..Табли а 1Цю щтивевевТаблица 5Х 3 Х 2 а о а 1 1 0 1 1 О 1 1 0 1 . 1 0 1 10 1 1 0 1 1 0 1 1 0 Возможная неисправность Сигнал на выходе 10 0 1 3/4 й 1 1 О 0 0 0 1/2 й 3/4 Е 3/4 Х 1/2 Г 1/2 й Х 1=1Х 3=1Х 1=0 или Х 1=Х 2ХЗ=ОХ 2=Х 3 15Х 2=1 или Х 2=0Х 2=Х 1 или Х 1=Х 2=Х 3 хз абли а 2 ТХ 1,Х 2ХЗ Х 2 Х ц а 6 ли ахз Таблица 3 Б Х 1 Г,ЭО 0 0 0 0 0 0 0 0 350004000О.0 ХЗ Х 2 Х 1 0 О, 0 0 О О 0 0 0 Та бли ца 8Х Х Таблица 4 Х"Т Т Т т ие ее ие т еи т т т и Р 0 0 1 0 1 0 1 0 О0 0 0 1, 0 0 0 г 0 0 О 1 0 0 0 0 1 1 0 0 0 0 30 Таблица 15;Х 2 ХЗ 8 Р Таблица 11 Х 1Х 2 ХЗ 8 Р 0 0 01 10 О 01 1О О 01 1 10 0 01 1 10 0 0 т и 16 блица 8 Т а и" а" чтеет Х 1 Х 2 ХЗ 8 Р 0 0 0 О 0 1 0 0 1 1 0 11 0 0 1О 0 О 1 1 0 1 Ф и-г " -.- "О 0 0 1 0 О 0 0 0 0 0 О 0 0 0 0 1 О 1 0 1 0 1 0 1 О 1 О 1 0 1 0 0 1 О 1 0 1 О 1 0 0 0 1 0 1 0 1 00 1 1 0 0 1 О 0 1 0 1 0 1 0 1 0 50 1 100 1 1 0 20,0 1 1 250 1 О Хеи т и т350140 О011 50 00 1 г 0 55 а1 0 1 1 0 0 1 1 0 0 1 и т О 0 0 1 1 0 0 1 0 0 1 1 0 0 1 0 1 1 0 0 1 1 0 О О 0 0 1 0 0 0 01 0 0 1. 0 1 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 1 1 .0 0 г 0 0 0 1 а 1 0 1 0 0 г 0 0 1 11714603 Таблица 17Г 1Таблица 21 Х 1 Х 2 . Х 3 Б Р Х 1. Х 2 ХЗ 0 1 00 1 6 1 0 1 0 1О 1 . 0 1 О 1 01 О 1 0 1 10 Таблица 181 1 Таблица 22и ие е ее ее Х 1 Х 220 Х 3 5 Ре ее ее е е е ееХ 3е0110011.0 ЗО ица 19 Таблица 23Х 3 Б Р Т а Х 1 Х 2 Х 3 8 Х 1 Х 2 0 0 1 00 40 0 О 1 0 1 0 О 0 1 01714603 Таблица 25 Таблица 26 Х 1 Х 2 ХЗ Х 1 Х 2 Х 3 Я Р Составитель В,БерезкинТехред М.Моргентал Корректор И,Муска Редактор И,Горная Заказ 694 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 1 0 0 0 1 1 0 1 1 0 О О О О 0 О О О 1 1 О 1 1 0 0 0 1 1 0 1 1 0 1 1 0 0 0 0 0 1 О 1 0 10 О0 1 1 0 0 О 0 0 0 0 0 0 1 О О 0 1.
СмотретьЗаявка
4800134, 26.12.1989
РИЖСКОЕ ВЫСШЕЕ ВОЕННО-ПОЛИТИЧЕСКОЕ КРАСНОЗНАМЕННОЕ УЧИЛИЩЕ ИМ. МАРШАЛА СОВЕТСКОГО СОЮЗА БИРЮЗОВА С. С
ГОЛОВАНОВ ВЛАДИМИР ВИКТОРОВИЧ, НИКУЛИН СЕРГЕЙ НИКОЛАЕВИЧ
МПК / Метки
МПК: G06F 11/30, G06F 7/50
Метки: контролируемый, сумматор
Опубликовано: 23.02.1992
Код ссылки
<a href="https://patents.su/6-1714603-kontroliruemyjj-summator.html" target="_blank" rel="follow" title="База патентов СССР">Контролируемый сумматор</a>
Предыдущий патент: Сигнатурный анализатор
Следующий патент: Устройство для контроля двоичных последовательностей
Случайный патент: Способ количественного определения дилудина