Кодер телевизионного сигнала

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК РЕ ЪФ ьств 8,И ГНАЛАслительспользоистемахт повыМ О)ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИСАНИЕ ИЗ к АвтоРсому сви(57) Изобретение относится к вычиной технике и технике связи. Его ивание в цифровых телевизионных ссо сжатием видеоданных позволяе,5 Ц 1681385 А 1 я)5 Н 03 М 3/04, 7/30, Н 04 М 7/ сить точность кодирования, Кодер содержит блок 1 временных задержек, блоки 2-5 сложенил, блоки 7-10 вычитания, синхрогенератор 12, источники 13, 14 постоянного кода, коммутаторы 18, 19, блоки 22, 23 сравнения кодов, блоки 27-30 деления и преоб. раэователь 3 1 параллельного кода в последовательный. Благодаря введению блока 6 сложения, блока 11 вычитания, источи иков 15-17 постоя н ного кода, коммутаторов 20, 21, блока 24 сравнения кодов и блоков 25, 26 преобразователей кодов в кодере обеспечивается двукратное сжатие потока видеоданных с уменьшением интервала ошибочного декодирования для крайних элементов кодируемых групп. 2 ил.(4) Изобретение относится к вычислительной технике и технике связи и может бытьиспользовано в цифровых телевизионныхсистемах со сжатием видеоданных.Цель изобретения - повышение точности кодирования,На фиг. 1 приведена блок-схема кодера;на фиг. 2 - графики зависимости границизменения коэффициентов Ь)(1" 1,3) от коэффициента Ь,Кодер содержит блок 1 временных задержек, первый-пятый блоки 2-6 сложения,первый - пятый блоки 7-11 вычитания, синхрогенератор 12, первый-пятый источники13-17 постоянного кода, первый - четвертый коммутаторы 18-21, первый - третийблоки 22-24 сравнения кодов, первый и второй блоки 25, 26 преобразователей кодов,первый - четвертый блоки 27-30 деления,преобразователь 31 параллельного кода впоследовательный.Рассматриваемый кодер реализует быстрое ортогональное преобразование четырех кодируемых элементов ар( = 0,3) строкиизображения; Это преобразование является несимметричнымЬо =- 1,5 ао + 0,5 а 1+0,5 а 2+ 1,5 аз;Ь 1 = ао - а 1+ а 2 - аЗ;Ь 2 = ао + а 1 - а 2 аз; (1)Ьз = 0,5 ао - 1,5 а 1 - 1,5 а 2 - 0,5 аЗ.Поскольку для элементов трансформантц Ьо И ЬЗ ВЕСа а) (1 = 0 5) раЗЛИЧНЫ, тОматрица преобразования является несимметричной.На приемной стороне элемента а) декодируемой группы восстанавливаются поправилу:ао = О,ЗЬо + 0,25 Ь 1+ 0,25 Ь 2+ 0,1 ЬЗЙ = 0.1 Ьо - 0,25 Ь 1+ 02562 - О,ЗЬзЙ =- 0,1 Ъо + 0,25 Ъ 1 - 0,25 Ь 2 - О,ЗЬз (2)аз = О,ЗЬо - 0,25 Ь 1 - 0,2 ВЬ 2+ 0,1 Ьз,гдеЬ (1 = О,З) - элементы трансформантыпосле огрубления.В кодере осуществляется грубое равномерное квантование Ь) (1 = 1,3) на интевалах с переменными значениями границ. Этизначения определяются величиной Ьо длякаждой кодируемой группы: рЬ, при О и Ь, 87 15.1)70067 Ьпри 27 с Ь 6 50 15,2 еникит550-06" Ь при 5(Ос Ьп 6 8 р 2 5 5)2040 .Ь при 8 п 2 с Ь с 020 Ьс) ( О 5555 1 а пРи Ос Ьп с 765 (48) 255 п .5 Ьпри 265 с Ь, с 850 (сЛ) с пн. пьпри О с Ь с 2.55 (4.51йп 01055 5 Ь при 25 п с Ь и 02 й (С с 25 30 35 40 45 50 55(5)1 Ь)вах 14Затем двухразрядному кодуЬприписывается разряд-знак Ь) . Полученный таким образом трехразряднцй код передается в канал, т,е, передается не Ъь а Ь) . В декодере определяется модульрЬ))раах1 Ь 1 СЬ) ) т,е. в декодере по принятому Ьо также опредЕЛяЕтСя 1 Ь)02 ах 1, ЗНаК 1 Ь)роах 1 ПрИПИСЫЛ,вается Ь.Сущность отличий рассматриваемого кодера заключается в использовании несимметричного базиса разложения. Целью перехода от симметричного преобразования к несимметричному является уменьшение интервала ошибочного декодирования крайних элементов кодируемых групп, т.е. элементов ао и аз, Если чеРез ао а 1 а 2 аэ) а(о а 1 а 2 азз) обозначить две соседние кодируемые группы, то переход между аз иао больший, чем между аз и а, приведет к появлению заметной границы между этими группами. Одним из возможных методов уменьшения заметности этой границы является уменьшение интервала ошибочного декодирования а, и аз, Этот интервал может быть уменьшен путем увеличения бит на кодирование Ь( = 1,3), при этом интервал уменьшится для каждого декодируемого элемента а). Однако это приводит к увеличению цифрового потока видеоданных. Другой путь - уменьшить интервал только для крайних элементов путем увеличения этого интервала для элементов а 1 и а 2 с сохранением степени сжатия потока видеоданных. Такая стратегия кодирования реализуется с помощью предлагаемого несимметричного преобразования кодируемых групп.Интервал сР ошибочного декодирования ао для симметричного базиса, в который В кодере кодируются восьмиразрядные элементы изображения, и выражения 1 Ь 1 щах 1 получены для 0а)255. Присэтом на Ьо и Ь) (1 = 1,3) отводится соответственно 7 и 3 бита, Таким образом, кодовое слово на выходе кодера является шестнадцатиразрядным - 7 бит на Ьо и 3 бита на Ь) (1= =1,3), Один бит Ь) (1 = 1,3) является знаковым, а два других (т,е. четыре уровня квантования) определяют, поделив значение Ь) 1 на предварительно вычисленное значе) рпах1 Ь 1все а 1 (1 = 0,3) входят с весом, равным единице, может быть получен из выражениял /ао - ао = 0,25(Ь - 60) + 0,25(Ь, -Ь 1) +0,25(Ь 2 - Ьг) + 0,25(Ьз - Ьз),а интервал а" ошибочного декодированияа, для несимметричного базиса (1) - из выражейияао - а = 0,3(ЬО - Ьо) + 0,25(Ь 1 - Ь 1) ++0,25(ьг - Ьг) + 0,1(ьз - Ьз),В данных выражениях значения (Ьф - Ь) равны максимально возможным ошибкам квантования Ьь Так как квантование Ь(1 = 1,3)осуществляется в зависимости от Ь то(Ь - Ь) = т(ЬО) для =-1,3. Поэтому в выражение ао - ао необходимо подставлять значеЛние (Ь - Ь), максимальное по всемвозможным значениям Ьо. Из фиг. 2 видно,что (Ь - Ь) для= 1,3 достигает максимумадля Ьо = 127,ак как на кодирование Ьоотводится семь старших разрядов из десяти, а на Ь ( =- 1,3) - три старших разряда издесяти (один разряд - знаковый), то Ьо - Ьо=+7, а Ь - Ь =+127 ( = 1,3), В результате93 " гс97- 71,3 а"78,3Из сравнения а и а" видно, что использование несимметричного базиса ведет куменьшению интервала ошибочного декодирования ао, Аналогично можно показать,что несимметричный базис (1) уменьшаетэтот интервал для аз и увеличивает для а 1 иаг,Базис (1) в общем виде может быть записан следующим образом:Ь, = Ка, + Кга 1+ Кгаг + К 1 азЬ 1 = ао - а 1 + а 2 - азЬ 2 = ао + а 1 -а 2 - азЬз = Кгао - К 1 а 1 - К 1 аг + Кгаэ.При К = К 2 он является симметричным,и интервал ошибочного декодирования одинаков для всех а( = 03), В случае К 1К 2интервал ошибки ао и аз, т,е. крайних элементов, меньше, чем а 1 и а 2 и таким базисомможно пользоваться для уменьшения заметности межблочной структурьь Выборконкретных значений К 1 и К 2 зависит от размера кодируемой группы, ее вида, степенисжатия видеоданных и типа изображения.Как показали эксперименты для типовых вещательных изображений, при размере группы 4 1 в строке и 4 битах на элементпри К 1 = 1,5 и К 2 = 0,5 групповая структуракодирования практически не заметна. Поэтому именно для этих значений К 1 и К 2 предложен рассматриваемый кодер. С другойстороны, может быть предложено более общее устройство с задаваемыми извне значениями К 1 и К 2, Для этого вычисляются ао-аз), К 1(а 1 аз), Кг(ап аа 1, (а 1-аг), К. (а 1 а;и К 1(а 1 аг) и определяются Ь ( =- 0,3), Ползователь для заданного типа иэображений,выбранных размера и формы кодируемой5 группы экспериментально определяет оптимальное значение К 1 и Кг и выставляет их в:,стройстве,Известны способь. уменьшения заметности межблочной структуры группового ко.10 дирования, Однако платой за это являетсялибо уменьшение коэффициента сжатия потока видеоданных, либо потеря четкости ирезкости изобоажений.Рассматриваемый кодер менее эффек 15 тивен в уменьшении блочной структуры, ноне приводит к уменьшению сжатия видеоинформации и потере качества изображений.Представляет интерес сочетание этого кодера с гауссовой пространственной фильт 20 рацией для полного исключения блочнойструктуры, При этом фильтр рассчитываютисходя из несимметричности базиса, чтадолжно привести к меньшему сглаживаниюконтуров.25 Блок 1 представляет собой последовательно-параллельный регистр с последовательным вводом и параллельным выводоминформации,Блоки 28-30 деления могут быть реали 30 эованы по схеме матричного делителя беэсохранения остатка.Блок 27 деления функционально состоит иэ дешифратора и сумматора и предназначен для деления входного кода С на 435 Дсшифратор анализирует два младших разряда С. Если код иэ двух младших разрядовС равен 10 или 11, то сигнал на выходедешифратора равен 1, Данный сигнал поступает на один из входов сумматора, на40 второй вход которого передается 8-разрядный код С, Сумма с инверсных выходов сумматора передается на выход блока 27.Преобразователь 31 параллельного кода в последовательный представляет собой45 паоаллельно-последовательный регистр спараллельным вводом и последовательнымвыводом информации,Синхрогенератор 12 выдает на свои выходы три частоты; 1 э - частоту элемента, 1/450 и 1,-канальную частоту. При этом все параллельные регистры тактируются частотойЬд, последовательный регистр преобразователя 31 частотой 1 к.Блоки 22-24 сравнения кодов реалиэо 55 ваны по схеме компараторов кодов а и Ь свыходом Уаь.Блок 25 преобразователей кодов включает четыре преобразователя кодов. Навход каждого преобразователя подаетсякод Ь г, а считывается код одного из четырех блока 25 подается код Ь 0, На управляющий значений границ изменения Ьз. вход коммутатора 18 подается бит знака Ьз,Правило преобразования кода Ь 0 в эти который коммутирует на выходы коммутатокоды однозначна задается выражением (4), ра 18 один из двух опорных кодов (255 или в котором каждая строчка соответствует од 765) от источников 13, 15. Если бит знака Ьз ному из выходных кодов. Преобразователи равен 1(т.е, Ьз 0), то на выходах коммутзтокодов, входящие в блок 25, целесообразно ра 18- код 255, т.к, для Ьз0 экстремальной реализовывать на ППЗУ, точкой для Ьзгпах является точка Ь 0 = 255 (см,Блок 26 по конструкции аналогичен бло- Фиг. 2), В противном случае на выходах комку 25. При этом четыре преобразователя ко мутатора 18 будет код 765. Выбранный дов, входящих в него, программируются по опорный код подается на блок 24 сравнения выражениям (3). кодов, на другие входы которого подаетсяКодер работает следующим образом. код Ьг, Результат сравнения в виде "1" (если На вход блока 1 временных задержек код Ь 0255), или "0" (если код Ьг255) поступзет видеосигнал в цифровом виде. В 15 передается на вход коммутатора 20, на друблоке 1 осуществляется формирование ко- гой вход которого подается бит знака Ьз, дируемой группы из четырех восьмираэряд- В блоке 25 преобразователей кодов выных элементов: ао, а 1, аг, аз. На блоке 2 числяются четыре значения Ьзгггах, соответвычисляется сумма С 0 = (з 0 + аз), на блоке 7 ствующих формулам (4.1), (4.2), (4,3), (4.4), и - разность С 2 =- (ао - аз). Блок 3 производит 20 подаются на входы коммутатора 20.сложение С 1 = (а 1+ а 2). На блоке 8 осущест- Предположим, что код Ьо255, тогда вляется вычитание Сз =(а 1- а 2), Таким обра- сигналом "0" с выхода блока 24 коммутатор эом, на блоках 2, 3 сложения и блоках 7, 8 20 выберет значение Ьзгпах, которое вычисвычитания Формируются четыре девятираз- лено на участке 0Ь 0255, Если приходярядных кода величин С 0, С 1, С 2 и Сзсоответ щий код Ьг255, то сигналом с выхода ственно. блока 24 будет "1", и коммутатор 20 выберетНа блоке 4 вычисляется сумма С 0+ С 1, другое значение Ьзпгах, которое соответствуна блоке 9 - разность Со - Сг, Блок 5 произ- ет интервалу изменения Ьс, 255Ь,1020, водит сложение Сг+ Сз, а блок 10 - вычита- Анзлогично выбираются значения Ьзпгах, ние С 2 - Сз, Таким образом, на выходах 30 когда Ьз О.блоков 4, 5 сложения и блоков 9, 10 вычита- Итак, на выходе коммутатора 20 форминия формируются четыре десятиразрядныхруется код . - й, Для осуществ 1 ЬгпгахАкода С 0+ С 1, С 2+ Сз, С 0 - С 1, С 2 - Сз соответственно, Пеоечисленные суммы и разности ления адаптивного четырехуровневого веллчин Со, С 1, С 2, Сз есть результат быст (двухбитного) кодирования 1 Ьг ( = 1, 2,.3) рого преобразовангля Адамара четырех ко- теперь необходимо разделить значение дируемых элементов изображения, Причем 1 Ьз На найденное значение й. Результат Ьо = Со+ Сг; Ьг -- С 2- Сз; Ь 2 =- С 2+ Сз: Ьз = С 0 - деления - трехразрядный код (один разряд - С - элементы трансформзнты при симмет- - знаковый, равный знаку Ьз). Деление ричном базисе прямого преобразования. 40 осуществляется в блоке 30 деления, на выДля перехода к несимметричному бази- ходах которого получается трехразрядный су в схему введены блок б сложения и блок код, представляющий целую часть от ре вычитания, с помощью которых осущест- зультата деления. Например, если Ьз = -15, вляется вычисление элементов трансфор- а Ьз = 8, то результат деления - код 101.манты Ь,г и Ьг для несимметричного базиса, 45 Старший бит результата деления показываНа выходе блока 6 Формируется элемент ет, что Ьз О, С выходов блока 30 трехразтрансформайты Ьо = 0,5(Со + С 1) + С 0, на рядныйкодподается на преобразователь 31 выходе блока 11 - элемент трансформанты параллельного кода в последовательный.Ьз = 0,5(С 0- С 1) - С 1. Деление на 2 выражений, Ь г гаах (Со+ Сс) и(Сгг - С 1) осуществляется снятием 50 Дл выч сл и 1. 4девяти старших разрядов блоков 4 и 9, схеме имеются блок 26 преобразователейКодер осуществляет адаптивное коди кодов, коммутатор 21 и блок 27 деления наровзние трех элементов трзнсформанты Ьг, 4, Для определения значения Ь 1 гггах = Ь 2 гпах, Ь 2 и Ьз. Адаптация заключается в выборе соответствующего Ь 0, в схеме имеются блок передаваемого значения Ьг (г =- 1, 2, 3) в 55 22 сравнения кодов,коммутзтор 19 опарных зависимости от значения Ьдля каждого кодов от источников 16, 17 и блок 23 срзвнекодируемого квартета элементов зо, зг, а" и ния кодов. Код Ь 0 подается в блок 22, где аз, В основу адаптивного кодирования погго сравнивается с кодом числа 510 с источника жена зависимость границ (верхней и ниж- г 4, Если код Ь,г510, то нз выходе блока 22 ней) изменеггия Ь г ( - 1, 2, 3) от Ь На входыприсутствует сигнал "1", в противном случае - "0". Предположим, что код Ьо510, сигнал на выходе блока 22 - "0". Этим сигналом управляется коммутатор 19, который на входы 23 сравнения колов подает опорныйкод 127. ПосколькУ Ь 510, то величина Ь 1 вах = = Ь 2 и;х НаХОДИтСЯ В ЛЕВОЙ ПОЛОВИНЕ ИЗМЕНЕНИЯ Ь 1 вах (СМ. фИГ, 2). На Этсй ПОЛОВИНЕ точкой перелома является точка Ьо = 127. Поэтому необходимо определить, где находится Ь,. Для этого осуществляется сравнение кода Ьо с опорным кодом 127 в блоке 23 сравнения кодов. Если код Ьо меньше кода числа 127, то выходной сигнал блока 23 - "0", в противном случае - "1", Итак, пусть код Ьо меньше кода числа 127, Тогда сигнал на выходе блока 23 - "0". Сигнал "0" с выхода блока 22 и сигнал "О" (в нашем случае) с выхода блока 23 подаются на коммутатор 21, Четыре вычисленных в блоке 26 преобРазователей коДов значенил Ь 1 пх поДаютсЯ на входы коммутатора 21, где сигналом с блока 22 (в нашем случае сигнал "О") и сигналом с блока 21(в нашем случае сигнал "О") ВЫбИРаЕтСЯ ОДНО ЗНаЧЕНИЕ Ь 1 вах, СООТВЕТСТ- вующее Ьо, В нашем случае Ьо127, поэтому выбирается. значение Ь 1 пх, вычисленное на интервале изменения 0Ьо127.Итак, на выходах коммутатора 21 приСУтСтВУЕт КОД ЗНаЧЕНИЯ Ь 1 оах. ЗатЕМ Этс ЗНа чение Ь 1 вах в блоке 27 делится на 4. Таким образом, вычисляется Л 1 = Ь 2 -Ь пах4 Затем Ь 1 = дд подается на блоки 28 и 29, в которых производится деление 3(Ь 1= -- и(Ь 2= - Д -Ь 1 ЬзЖсоответственно. На выходах блоков 28 и 29 деления имеются трехразрядные коды результатов деления, структура которых опреЬзделяется так же, как и для , Результаты деленияЬ 1и ( Ь 2 ) далее подаются в преобразователь 31, в котором осуществляется преобразование параллельного шест надцатиразрядного кода в последовательный код.Таким образом, входному 32-разрядному кодовому слову (4 элемента по 8 разрядов) кодер ставит в соответствие 5 16-разрядное кодовое слово, т.е, осуществляет двукратное сжатие потока видеоданных. При этом интервал ошибочного декодирования меньше для крайних элементов кодируемых групп. За счет этого 5 уменьшается видность групповой структуры кодирования, т,е, повышается точность кодирования,Формула изобретения Кодер телевизионного сигнала, содержащий блок временных задержек, информационный вход которого является входо кодера, синхрогенератор, первый выход ко торого соединен с тактовым входом блокавременных задержек, первые и вторые выходы которого подключены к одноименным входам первого блока сложения и первого блока вычитания, третьи и четвертые выхо ды блока временных задержек соединенысоответственно с первыми и вторыми входами второго блока сложения и второго блока вычитания, выходы первого и второго блоков сложения подключены соответственно к 15 первым и вторым входам третьего блокасложения и третьего блока вычитания, выходы первого и второго блоков вычитания соединены с первым и вторым входами четвертого блока сложения, первый блок де ленин, выход которого и выход четвертогоблока сложения подключены к соответствующим входам второго блока деления, выход которого соединен с первыми информационными входами преобразователя парал лельного кода в последовательный,четвертый блок вычитания, выход которого подключен к первым входам третьего блока деления, четвертый блок деления, первый и второй источники постоянного кода, выхо ды которых соединены соотвдтственно спервыми информационными входами пер,вого коммутатора и первыми входами первого блока сравнения кодов, выход которого подключен к управляющему входу второго 5 коммутатора, второй блок сравнения кодов,второй выход синхрогенератора соединен с тактовым входом преобразователя параллельного кода в последовательный, третий выход синхрогенератора подключен к вхо дам синхронизации блока временных задержек и преобразователя параллельного кода в последовательный. выход которого является выходом кодера, о т л и ч а ю щ и йс я тем, что, с целью повышения точности 5 кодирования, в кодер введены пятый блоксложения, пятый блок вычитания, третий блок сравнения кодов, третий - пятый источники постоянного кода, третий и четвертый коммутаторы и первый и второй блоки пре образователей кодов, первый и второй входы четвертого блока вычитания подключены к выходам соответственно первого и второго блоков вычитания, выходы третьего блока сложения и третьего блока вычитания сое динены с первыми входами соответственнопятого блока сложения и пятого блока вычитания, вторые входы которых подключены к выходам соответственно первого и второго блоков сложения, вторые входы и выходы третьего блока деления подключены соот1681385 соединены с вторыми входами четвертого блока деления, выходы которого подключены к третьим информационным входам преобразователя параллельного кода в 5 последовательный, управляющий вход первого и второй управляющий вход третьего коммутаторов объединены и подключены к выходу знакового разряда пятого блока вычитания, выходы пятого блока сложения 10 соединены с вторыми входами первого -третьего блоков сравнения кодов, четвертыми информационными входами преобразователя параллельного кода в последовательный и входами первого и 15 второго блоков преобразователей кодов,выходы которых подключены к соответствующим информационным входам соответственно третьего и четвертого коммутаторов,Составитель О. РевинскийРедактор А, Маковская Техред М.Моргентал рректор М. Н 1 арош акэз 3316 Тираж 440 ВНИИПИ Государственного комитета по 113035, Москва, Жоизводственно-издательский комбинат "Патент", г, У од, ул,Гагарина, 10 ветственно к выходам первого блока деления и вторым информационным входам преобразователя параллельного кода в последовательный, выходы третьего - пятого источников постоянного кода соединены соответственно с вторыми информационными входами первого и первыми и вторыми информационными входами второго коммутаторов, выходы которых подключены к первым входам соответственно третьего и второго блоков сравнения кодов, выходы третьего, первого и второго блоков сравнения кодов соединены соответственно с первым управляющим входом третьего и первым и вторым управляющими входами четвертого коммутаторов, выходы которых подключены соответственно к первым входам четвертого и входам первого блоков деления, выходы пятого блока вычитания Подписноеобретениям и открытиям при ГКНТ СССРаушская наб 4/5