Устройство для записи информации в оперативную память

) , "га --м ъ 1)5 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАН К АВТОРСКОМУ ИЕ РЕТЕ,%28зводственное обьединение Ю;П;Рукодановидетельство СССР 11 С 7/00, 1988.идетельство СССР 11 С 7/00, 1987,О ДЛЯ ЗАПИСИ ИНФОРАТИВНУЮ ПАМЯТЬ3 И(57) Изобретение о ной технике и мож системах сбора и Цель изобретения ности работы устро доченных послед Устройство содерж памяти, счетчик 2, ратор 4, элементы блок 9 постоянной менты И 11, 12, три 14, элементы И 15 тносится к вычислительет быть использовано в хранения информации, - повышение достоверйства при записи упоряовательностей кодов. ит блок 1 оперативной распределитель 3, гене- ИЛИ 5, И 6, 7, триггер 8, памяти, регистр 10, элеггер 13, распределитель16, триггер 17. Режим1751811 5 10 15 20 25 30 35 40 контроля устанавливает триггер 17, управляющий элементами И б, 15, 16, Байты информации последовательности поступают в блок 1, регистр 10 и адресные входы блока 9. В регистре 10 хранится код предыдущего байта информации и подается на другие входы адреса блока 9. Блок 9 запрограммирован таким образом, что в ячейки, адресуемые кодами предыдущих и последующих байтов последовательности, записаны сигналы "Лог,1". Сигналы сопровождения ин-формации включают распределитель 14,который организует циклы обращения к блоку 9. При правильной очередности кодов последовательности из блока 9 считывается Изобретение относится к вычислительной технике и может быть использовано в системах сбора и хранения информации,Известно буферное запоминающее устройство, содержащее регистр, блок памяти, триггеры, счетчики, генератор импульсов, распределитель, элементы И,Однако в известром устройстве в режиме записи информации не обеспечивается контроль принимаемой информации, что снижает достоверность работы устройства,Наиболее близким к предлагаемому является устройство для записи информации в оперативную память, содержащее генератор импульсов, распределитель, регистры, счетчики, элементы И, ИЛИ, триггер, блок памяти, формирователь импульсов, блок ввода, Недостаток этого устройства заключается в том, что при записи в оперативную память упорядочения последовательностей кодов, например. формализованных массивовнаборов микрокоманд для выполнения стандартных операций и т,п, не обеспечивается контроль очередности этих кодов, что снижает достоверность хранимой в памяти информации, а последующее считывание неправильных последовательностей из памяти приводит к срыву технологических процессов,Целью изобретения является повышение достоверности при записи упорядоченной последовательности кодов,Поставленная цель достигается тем, что в устройство для записи информации в оперативную память, содержащее блок оперативной памяти, адресные входы которого соединены с выходами счетчика, регистр, первый распределитель, тактовый вход которого соединен с выходом генератора импульсов, первый триггер, первый и второй элементы И, элемент ИЛИ, введены блок постоянной памяти, второй распределисигнал Лог.1", триггер 8 устанавливается в единичное состояние, запускается распределитель 3, организующий цикл записи информации в блок 1 оперативной памяти. Адресация ячеек блока 1 обеспечивается счетчиком 2. При нарушении очередности кодов упорядоченной последовательности из блока 9 считываются .сигналы "Лог.0", которые устанавливают триггер 8 в нулевое положение, и через элемент И 1 выдается сигнал ошибки. В режимах считывания информации и записи произвольных массивов в блок 1 оперативной памяти включается распределитель 3. 3 ил 1 табл,тель, второй и третий триггеры, с третьего по шестой элементы И, причем информационные входы устройства соединены с информационными входами блока оперативной памяти, первыми адресными входами блока постоянной памяти и информационными входами регистра, выходы которого соединены с вторыми адресными входами блока постоянной памяти, выход которого соединен с информационным входом первого триггера, инверсный выход которого соединен с первым входом первого элемента И. прямой выход - с первыми входами второго и третьего элементов И, выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса первого распределителя, первый вход которого соединен с входом выборки блока оперативной памяти, второй выход - с тактовым входом счетчика и выходом запроса информации устройства, вход установки режима запись/чтение которого соединен с первым входом четвертого элемента И, выход которого соединен с управляющим входом запись-чтение блока оперативной памяти, выходы которого соединены с информацибнными выходами устройства, вход сигнала сопровождения информации которого соединен с первыми входами пятого и шестого элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами второго триггера, инверсный выход которого соединен с вторым входом четвертого элемента И, выход пятого элемента И соединен с вторым входом элемента ИЛИ, вход установки режима контроля устройства соединен с информационным входом второго триггера, тактовый вход которого соединен с выходом генератора импульсов и тактовым входом второго распределителя, вход сброса которого соединен с выходом шестого элемента И, первый и втретий выходы второго распределителя соединены соответственно с единичным входом и входом сброса третьеготриггера, выход которого соединен с входом выборки блока постоянной памяти, второй выход второго распределителясоединен с тактовым входом первого триггера, третий выход - с вторым входом второго элемента И, выход которого соединенс тактовым входом регистра, вход сбросакоторого объединен с входом сброса счетчика, с тактовым входом третьего триггера, сединичным входом первого триггера и входом начальной установки устройства, выходсигнала ошибки которого соединен с выходом первого элемента И, второй вход которого объединен с вторым входом третьегоэлемента И и четвертым выходом второгораспределителя, а вход сброса первоготриггера и информационный вход третьеготриггера подключень 1 к общей шине питания,На фиг,1 изображена функциональнаясхема устройства; на фиг,2 и 3 - схемы распределителей, 2Устройство содержит блок 1 оперативной памяти, счетчик 2, первый распределитель 3, генератор 4 импульсов, элемент ИЛИ5, четвертый элемент И б, первый элементИ 7, первый триггер 8, блок 9 постоянной 3памяти, регистр 10, второй элемент И 11,,третий элемент И 12, третий тригер 13, второй распределитель 14, пятый элемент И 15,шестой элемент И 16, второй триггер 17,информационный вход 18, вход 19 установки режима запись-чтение, вход 20 сигналасопровождения информации, вход 21 установки режима контроля, вход 22 начальнойустановки, информационный выход 23, выход 24 запроса информации, выход 25 сигнала ошибки,Распределитель 3 (фиг,2) содержитсчетчик 26, дешифратор 27, элементы И 28и НЕ 29, Распределитель 14 (фиг.3) содержит дешифратор 30, элементы И 31, НЕ 32, 4счетчик ЗЗ, Блок 1 оперативной памяти может быть выполнен, например, на микросхемах типа 541 РУ 1, блок 9 постоянной памяти- на микросхеме 556 РТ 7, стальные блокиустройства - на микросхемах 564-й серии, 5Выходы блоков 1 и 9 памяти связаны с шинами источника питания через согласующиерезисторы.Входы 20 соединены с входами блока 1памяти, адресными входами блока 9 памяти 5и регистром 10, подключенным выходами кдругим адресным входам блока 9 памяти,Выход генератора 4 соединен с распределителями 3 и 14 и триггером 17, Входы 19 и 20соединены соответственно с элементами И 6, 15 и 16. вход 21 - с триггером 17, вход 22- с входами сброса счетчика 2, регистра 10,та "овым входом триггера 13 и единичнымвходом триггера 8, Выходы триггера 17 сое 5 динены с элементами И 16, 15 и б. Выходыэлементов И 12 и 15 соединены с элементом ИЛИ 5, выходом подключенным к входусброса распределителя 3. Выход элементаИ 6 соединен с входом управления блока 110 памяти, вход выборки которого соединен спервым выходом распределителя 3, второйвыход котороо соединен с входом счетчика2 и выходом 24 устройства, Выход элементаИ 16 соединен с входом сброса распредели 15 теля 14, первый и третий выходы которогосоединены с установочными входами триггера 13 и элементом И 11, второй выход - стриггером 8, четвертый выход - с элементами И 7 и 12, Выход триггера 13 соединен с20 входом выборки блока 9 памяти, выход которого соединен с триггером 8, Прямой иинверсный выходы триггеры 8 соединенысоответственно с элементами И 7, 11 и 12,Выходы блока 1 памяти соединены с выхо 5 дами 23, выход элемента И 7 - с выходом 25усройства,Устройство работает следующим образом, .После включения питания запускаетсяО генератор 4 импульсов, с выхода котороготактовые импульсы непрерывно подаютсяна счетный вход счетчиков 26 и ЗЗ распределителей 3 и 14, При отсутствии сигналовна входах сброса счетчиков 26 и 33 послед 5 ние заполняются тактовыми импульсами допоявления сигналов нэ выходах их старшихразрядов, которые по управляющим входамблокируют дальнейший счет импульсов вэтих счетчиках, Счетчики 26 и 33 фиксируютО ся в указанном положении, на выходах распределителей 3 и 14 формируются нулевыесигналы, Для установки исходного состояния устройства по входу 22 подается импульсный сигнал, который устанавливает в5 нуль счетчик 2, регистр 10, триггер 13 и вединичное состояние триггер 8, Последнийсигналом со своего инверсного выхода закрывает элемент И 7, сигналом со своегопрямого выхода подготавливает к открыва 0 нию элементы И 11 и 12, Для приема изаписи упорядоченной последовательностикодов по входу 21 подается единичный потенциальный сигнал, который поступает наО-вход триггера 17. По фронту тактового5 импульса генератора 4 триггер 17 устанавливается в единичное состояние и в дальнейшем сохраняет это состояние домомента снятия сигнала режима контроля свхода 21, Триггер 17 сигналом со своегоинверсного выхода закрывает элементы И 610 20 30 65 и 15, сигналом со своего прямого выхода подготавливает к открь 1 ванию элемент И 16 На выходе элемента И 6 формируется нулевой сигнал, соответствующий режиму записи информации в блок 1 оперативной памяти и поступающий на управляющий вход запись/чтение блока 1, Байты упорядоченной последовательности кодов поступают по входу 18 устройства, импульсы сопровождения байтов - по входу 20 устройства, Параллельный код каждого байта последовательности удерживается внешним устройством на входах 18 до получения им сигнала запроса следующего байта, который (запрос) формируется на выходе 24 устройства после обработки текущего байта последовательности, Каждый байт последовательности через входы 18 подается на информационные входы блока 1 оперативной памяти, на первые адресные входы блока 9 постоянной памяти и на информационные входы регистра 10, Код, хранящийся в регистре 10, подается на вторые адресные входы блока 9 постоянной памяти, Блок 9 постоянной памяти предварительно запрограммирован следующим образом, Адреса ячеек блока 9 состоя из двух частей; адресной части А 1, являющейся кодом текущего (последующего) байта упорядоченной последовательности, поступающего по входам 18, и адресной части А 2, являющейся кодом предыдущего байта последовательности, хранящегося в регистре 10, В указанные ячейки блока 9, т,е. в ячейки, адресуемые упорядоченной последовательностью кодов, подлежащей контролю, записываются сигналы лог,1, В остальные ячейки, адресуемые неупорядоченными другими кодами - лог.0, Нап ример, для контролируемой упорядоченной последовательности символов В.С,О,Е.Г адреса А 1, А 2 ячеек, в которье записываются сигналы лог.1, формируются в соответствии с таблицей,Для первого байта последовательности код в регистре 10 нулевой, Импульс сопровождения байта через элемент И 16 сбрась 1- вает в нуль счетчик 33 распределителя 14. После этого счетчик 33 начинает счет тактовых импульсов генератора 4 и распределитель 14 организует один цикл. обработки данного байта, Состояние счегчика 33 декодируются дешифратором 30, выходные сигналы которого через элементь 1 И 31 селектируются инверсными тактовыми импульсами с выхода элемента НЕ 32. Нз выходах 1-4 распределителя 14 последовательно формируются управляющие импульсы, Импульс с первого выхода устанавливает в единичное состояние триггер 13, сигнал которого подается на вход выборки блока 9 постоянной памяти, Если адресные части А 1, А 2 сформированы правильно, т,е, соответствуют последующему и предыдущему байтам упорядоченной последовательности, то на выходе блока 9 формируется единичный сигнал, поступающий на О-вход триггера 8, Длительность этого сигнала равна длительности сигнала выборки триггера 13. По фронту импульса с второго выхода распределителя 14 подтверждается единичное состояние триггера 8, Третий импульс распределителя 14 сбрасывает в нуль триггер 13 и через элемент И 11 записывает код текущего байта в регистр 10. Четвертый импульс распределителя 14 через элемент И 12, подготовленный триггером 8, и элемент ИЛИ 5 подается на вход сброса счетчика 26 распределителя 3 и запускает его, После этого сигнал с выхода старшего разряда счетчика 33 блокирует по управляющему входу его дальнейший счет и цикл распределителя 14 заканчивается, Распределитель 3 работает аналогично распределителю 14 и организует цикл обращения к блоку 1 оперативной памяти. Импульс с первого выхода распределителя 3 подается на вход выборки блока 1, и в ячейку, адресуемую счетчиком 2 (для первого байта - код счетчика 2 нулевой), записывается байт упорядоченной последовательности, Импульс с второго выхода распределителя 3 увеличивает на единицу адре., задаваемый счетчиком 2, и выдается по выходу 24 в виде сигнала запросаследующего байта последовательности. После этого сигнал с выхода старшего разряда счетчика 26 блокирует его дальнейший счет и оди. цикл работы распределителя 3 завершастся. Получив сигнал запроса, внешнее устройство сбрасывает с входов 18 текущий байт и подает на эти входы следующий байт последовательности с импульсом сопровожд:;ния,В случае искажения байтов контролируемой последовательности в результате сбоев, отказов или при поступлении неупорядоченных кодов по входам 18 устройгтва на адресных входах А 1, А 2 блока 9 постоянной памяти устанавливаются адреса ячеек, в которых записаны сигналы лог,0. г 1 ри этом в цикле обработки текущего байта последовательности импульс с второго выхода распределителя 14 устанавливает триггер 8 в нулевое положение. Триггер 8 закрывает элементы И 12 и 11 и сигналом с инверсного выхода подготавливает к открыванию элемент И 7, Третий импульс распределителя 14 блокируется через элемент И 11 и запись неправильного кода текущего байта в регистр 10 не производится. Импульс с четвертого выхода распределителя 14 через510 15 20 25 30 35 40 50 элемент И 7 и выход 25 выдается во внешнее устройство в виде сигнала ошибки, Получив сигнал ошибки, внешнее устройство повторяет подачу данного кода по входам 18, В случае сбоя в предыдущем цикле и правильности этого кода в следуюещем цикле данный цикл завершается записью кода в регистр 10 и затем в блоке 1 оперативной памяти; В случае систематической ошибки данный цикл снова завершается выдачей сигнала ошибки по выходу 25. При получении некоторого порогового числа сигналов ошибки внешнее устройство информирует оператора о необходимости вмешательства.По окончании записи всей упорядоченной последовательности с признаком конца последовательности в блок 1 оперативной памяти внешнее устройство выдает сигнал начальной установки по входу 22 и устройство устанавливается в исходное состояние. Для считывания информации из блока 1 оперативной памяти внешнее устройство снимает сигнал режима контроля с входа 21 и подает единичный сигнал чтения по входу 19 устройства, Триггер 17 фронтом тактового импульса устанавливается в нуль, закрывает элемент И 16 и подготавливает к открыванию элементы И 6 и 15, Единичный сигнал с входа 19 через элемент И 6 подается на вход запись/чтение блока 1 оперативной памяти и устанавливает режим считывания информации из блока 1. После этого внешнее устройство выдает импульс чтения по входу 20, который через элементы И 15, ИЛИ 5 запускает распределитель 3, работающий аналогично описанному, Первый импульс распределителя 3 подается на вход выборки блока 1 оперативной памяти, и.данные из ячейки, адресуемой счетчиком 2, по выходу 23 поступают во внешнее устройство. Второй импульс распределителя 3 модифицирует счетчик 2 адреса и выдает по выходу 24 сигнал запроса следующего импульса чтения и т,д. После считывания признака конца последовательности из блока 1 оперативной памяти внешнее устройство сигналом начальной установки по входу 22 возвращает данное устройство в исходное состояние.При необходимости произвести запись в блок 1 оперативной памяти произвольной, неупорядоченной последовательности (текст, и т,п.), внешнее устройство подает на входы 19 и 21 нулевые потенциальные сиг налы. При этом также триггер 17 устанавливается в нуль, на выходе элемента И 6 формируется нулевой сигнал, соответствующий режиму записи информации в блок 1 оперативной памяти, Данные поступают по входу 18, импульсы сопровождения - по входу 20; Импульсы сопровождения через эл:.:;,1 енты И 15, или 5 запускают распределитель 3, организующий циклы записи ин формации аналогично описанному,В предлагаемом устройстве зэ счет введения блока постоянной памяти, второго распределителя, двух триггеров, четырех элементов И обеспечивается контроль очередности поступления правильных байтов упорядоченной последовательности и в случае правильной очередности - запись этой последовательности в блок оперативной памяти, э в случае нарушения очередности - формирование сигнала ошибки, что повышает достоверность вводимой и выводимой упорядоченной информации.Формула изобретения Устройство для записи информации в оперативную память, содержащее блок оперативной памяти, адресные входы которого соединены с выходами счетчика, регистр, первый распределитель, тактовый вход которого соединен с выходом генератора импульсов, первый триггер, первый и второй элементы И, элемент ИЛИ, о т л и ч э ю щ ее с я тем, что, с целью повышения достоверности в работе устройства при записи упорядоченной последовательности кодов, в него введены блок постоянной памяти, второй распределитель, второй и третий триггеры, с третьего по шестой элементы И, причем информационные входы блока оперативной памяти являются информационными входами устройства и соединены с адресными входами первой группы блока постоянной памяти и информационными входами регистра, выходы которого соединены с адресными входами второй группы блока постоянной памяти, выход которого соединен с информационным входом первого триггера, инверсный выход которого соединен с первым входом первого элемента И, прямой выход первого триггера соединен с первыми входами второго и третьего элементов И, выход последнего соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса первого распределителя, первый выход которого соединен с входом выборки блока оперативной памяти,второй выход - с тактовым входом счетчика и является выходом запроса информации устройства, входом задания режима которого является первый вход четвертого элемента И выход которого соединен с входом разрешения записи-чтения блока оперативной памяти, выходы которого являются информационными щ ходал 1 и устройства, второй вход четвертого элемента И соединен с первым входом пятого эпе 1751811мента И и подключен к инверсному выходу второго тригера, прямой выход которого соединен с первым входом шестого элемента И, второй вход которого и второй вход пятого элемента И объединены и являются входом сигнала сопровождения информации устройства, выход пятого элемента И соединен с вторым входом элемента ИЛИ, информационный вход второго триггера является входом установки режима контроля устройства, тактовый вход второго триггера соединен с выходом генератора импульсов и тактовым входом второго распределителя, вход сброса которого соединен с выходом шестото элемента И, первый и третий выходы второго распределителя соединены соответственно с единичным входом и входом сброса третьего триггера, выход которого соединен с входом выборки блока постоянной памяти, второй выход второго распределителя соединен с тактовым входом первого триггера, третий выход подключен 5 к второму входу второго элемента И, выходкоторого соединен с тактовым входом регистра, вход сброса которого соединен с входом сброса счетчика, с тактовым входом третьего триггера, единичным входом пер вого триггера и является входом начальнойустановки устройства, четвертый выход второго распределителя соединен с вторыми входами третьего и первого элементов И, выход первого элемента И является выхо дом сигнала ошибки устройства, вход сброса первого триггера и информационный вход третьего триггера подключены к шинепитания,Составитель Л.Др Техред М.Моргент Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 водственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10