Устройство асинхронного сопряжения синхронных двоичных сигналов

" фОдйАй БРЕТЕНИЯ АНИЕ сс 3,;н 10Ф ЕЛЬСТ(56) Авторское свидетельство СССР 9 1285608, кл. Н 04 Л 3/00, 1984. (54) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНАЛОВ (57) Изобретение относится к электро связи. Цель изобретения - повышение точности сопряжения цифровых последовательностей. Для этого устр-во асинхронного сопряжения синхронных двоичных сигналов содержит на передающей части два КЯ-триггера, датчик комбинации начального фазирования, три эл-та И, делитель на Н, кольцелектроннных двоакты сис. -ляцией,цифровыется усопо авт. ение точфровых оследовательностей ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР Й АВТОРСКОМУ СВ Изобретение относится ксвязи, может использоватьсяхронного ввода-вывода синхричных сигналов в цифровые ттем с импульсно-кодовой моддельта-модуляцией и другимими методами модуляции и являвершенствованием устройствасв. У 1285608.Цель изобретения - повышности сопряжения ц п вой регистр сдвига, блок задержкиумножитель тактовой частоты, дваэл-та ИЛИ, фазовый компаратор, кодерфазы, регистр сдвига, дешифратор интервала тактовой частоты, управляемый распределитель, датчик фазирующеикомбинации, вычитающий блок, блок фомирования быстрых тактовых импульсов и блок памяти, а на приемной части декодер комбинации начального фазирования, ВБ-триггер, эл-т И, блокфазирования по циклам, дешифраторинтервала тактовой частоты, блок формирования быстрых тактовых импульсов,коммутатор, регистр сдвига, кольцевой регистр сдвига, блок задержки,блок памяти, суммирующий блок, эл-тИЛИ, управляемый распределитель, декодер фазы схему ФАПЧ и умножительтактовой частоты, Устр-во по пп. 2и 3 ф-лы отличается выполнением кодера фазы и декодера фазы, 2 з,п.ф-лы,4 ил. На фиг. 1 представлена структурнаэлектрическая схема передающей части предлагаемого устройства;на фиг, 2 - то же, приемной части; на фиг. 3 электрическая схема кодера фазы; на фиг. 4 - электрическая схема декодера фазы.Устройство содержит первый КБ-.триггер 1, датчик 2 комбинации начал ного фазирования, первый элемент И 3, второй КЯ-триггер 4, второй элемент И 5, делитель б на М, третийэлемент И 7, кольцевой регистр 8сдвига, блок 9 задержки, умножитель10 тактовой частоты, первый элементфаоый компаратор 12 кодер13 фазы, регистр 14 сдвига, дешифратор 15 интервала тактовой частоты(ИТЧ), управляемый распределитель 16, .датчик 17 Фазирующей комбинации, вычитающий блок 18, блок 19 формирования быстрых тактовых импульсов, блок20 памяти и второй элемент ИЛИ 21.Кроме того, устройство асинхронного сопряжения синхронных двоичныхсигналов содержит декодер 22 комбинации начального фазирования, КБ-триггер 23, элемент И 24, блок 25 фазирования по циклам, дешифратор 26 интервала тактовой частоты (ИТЧ), блок27 формирования быстрых тактовых импульсов, коммутатор 28, регистр 29сдвига, кольцевой регистр 30 сдвига,блок 31 задержки, блок 32 памяти,суммирующий блок 33, элемент ИЛИ 34,управляемый распределитель 35, декодер 36 Фазы, схему Фазовой автоподстройки частоты (фАПЧ) 37 и умножитель 38 тактовой частоты.Кодер Фазы содержит элемент И 39,элемент 40 задержки, двоичньп счет Очик 4 1 .и группу элементов И 42,Декодер фазы содержит КБ-триггер43, элемент И 44, второй элемент 45задержки, регистр 46 сдвига, первыйэлемент 47 задержки и дешифратор нуля 48.Устройство работает следующим образом.Синхронный двоичный сигнал, следующий с тактовой частотой, вводится вцифровой канал связи, характеризуемый,более высокой несущей частотой Г.Эта операция осуществляется с помощью передающей части предлагаемогоустройства, В начале сеанса связи на д 5К-входы первого и второго КБ-триггеров 1 и 4 подается сигнал подготовкик запуску устройства. После этого первый элемент И З.фиксирует момент совпадения одного из импульсов канальнойчастоты Гн с импульсом тактовой частоты Х и Формирует единичный сигнална своем выходе, Этот сигнал переводит второй КБ-триггер 4 в единичноесостояние, в результате чего с выхода 55КВ-триггера 4 на датчик 2, а также наделитель 6 и на второй и третий элементы И 5 и 7 направляется единичныйсигнал запуска устройства. Под действием этого сигнала второй и третийэлементы И 5 и 7 разрешают подачу наблоки устройства соответственно канальных и тактовых импульсов, а делитель 6 Формирует опорные импульсычастоты Г/И. По сигналу запуска датчик 2 последовательно на частоте Енчерез второй элемент ИЛИ 21 передаетна приемную сторону устройства комбинацию начального фазирования длиной(И) элементов. Будучи принятой наприеме, эта комбинация обеспечиваетначальное Фазирование приемной и передающей частей устройства сопряжения,что необходимо для Фиксации началасверхцикла, После передачи комбинации датчик 2 отключается. Для этогоиспользуется первый опорный импульс свыхода делителя 6, который переводитв единичное состояние первый КБ-триггер 1, а тот своим единичным выходнымсигналом отключает датчик 2. Делитель 6 выдает первый опорный импульс после поступления И импульсов частоты Г на его вход. Опорные импульсы с делителя 6 поступают в кольцевой регистр 8 сдвига, который продвигает поступающие импульсы по своим ячейкам, выходы которых подключены к входам блока 9. Опорные импульсы задерживаются на величину, соответствующую определенному циклу передачи в пределах сверхцикла, Задержанные опорнье импульсы через первьп элемент ИЛИ 11 поступают на вход опорных импульсов Фазового компаратора 12, который на свой первый выход выдает аналоговый сигнал фазового рассогласов.Ния между задержанным опорным и следующим вслед за ним тактовым импульсом, который называется управляющим импульсом. На втором выходе фазового компаратора 12 присутствуют управляющие импульсы. Аналоговый сигнал Фазового рассогласования обрабатывается кодером 13, в который также поступают соответственно на второй вход управляющие импульсы из фазового компаратора 12, а на третий вход - так. - товая последовательность с выхода умножителя 10, который увеличивает тактовую частоту Г в 2 раз.кВ результате обработки аналогового сигнала Фазового расхождения кодер 13 на своих выходах Формирует двоичную кодовую комбинацию фазового рассогласования.Двоичный счетчик 41 с приходом сигнала фазового рассогласования сопрягаемых последовательностей, обусловленного девиацией частот этих после 5 довательностей, подсчитывает коли Кчество импульсов частоты 2 Г , укладывающих в интервале этого фазового рассогласования, Полученное число в двоичном виде параллельно через набор элементов И 42 в момент прихода управляющего импульса считывается в регистр 14. После этого задержанным в элементе 40 задержки управляющим импульсом двоичный счетчик 41 перево дится в исходное (нулевое) состояние. Такая обработка сигнала фазового расхождения осуществляется в кодере 13 в каждом цикле передачи.Поступившая в регистр 14 двоичная 2 О группа фазового расхождения записывается в его первую половину. Количество ячеек этого регистра 14 вдвое превышает число разрядов группы с выхода кодера 13. Поэтому в первом 25 цикле передачи кодовая группа сигнала Фазового рассогласования занимает одну половину ячеек регистра, тогда как в другой записаны нули. Регистр 14 представляет собой регистр с па-ЗО раллельной записью, последовательным переносом и параллельным считыванием. Сигналы обеих половин регистра 14 направляются в вычитающий блок 18, где осуществляется их вычитание в двоичном коде. Дня обработки информации используют быстрые тактовые импульсы с выхода блока 19, частота следования которых превышает канальную частоту Гн не менее, чем в 2 раз.1 Ои Разностный цифровой сигнал и знаковый сигнал разности с выхода вычитающего блока 18 записываются в соответствующие ячейки блока 20, отделенные для служебных. данных. В этот же блок 20 45 записывается кодовая комбинация фазирования циклов с выхода датчика 17, а также синхронный двоичный сигнал, Для записи синхронного двоичного сигнала (СДС) в соответствующие ячейки 50 блока 20 используются тактирующие импульсы с выходов управляемого распределителя 16, который запускается уп-, равляющим импульсом с второго выхода фазового компаратора 12. Информация записывается в ячейках блока 20 памяти, считывается оттуда в канал связи через элемент ИЛИ 21 последовательностью канальных импульсов частоты Г. Во втором цикле передачи операция обработки сигнала рассогласования и формирования служебной кодовой группы повторяется с той лишь разницей, что информация с выхода кодера 13, записанная в первую группу ячеек регистра 14, в первом цикле передачи переписывается в его вторую группу, а на ее место записывается информация второго цикла передачи, Сравнение блоком 18 этих кодовых групп позволяет ему сформировать во втором цикле передачи кодовую комбинацию разностного сигнала и знака разностного сигнала рассогласования.В третьем цикле передачи первая группа ячеек регистра 14 отводится под информацию о рассогласовании сопрягаемых последовательностей в этом цикле, тогда как вторая группа ячеек. - под информацию второго цикла передачи и т.д, От цикла передачи к следую-. щему циклу передачи информация одной половины регистра 14 переписывается во вторую половину и стирается только в следующем цикле.В цикле передачи, в котором фазовое рассогласование сопрягаемых последовательностей, обусловленное девиацией частот, достигнет максимального значения, равного длительности С , закодированного в кодере 13, запишется в первую половину регистра 14 и после обработки быстрыми тактовыми импульсами все ячейки последнего обнуляются сигналом с выхода дешифратора 15. Дешифратор 15, представляющий собой многовходовой элемент И, Формирует сигнал обнуления (сброса) регистра 14 при поступлении на его входы комбинации, соответствующей интервалу рассогласования лс и опорного задержанного импульса частоты Г/Н, Таким образом, в следующем цикле передачи регистр 14 начинает работу с исходного состояния. Из канала связи цифровая информация поступает на вход приемной части устройства сопряжения, В начале сеанса связи детектор 22 принимает и обрабатывает соответствующую кодовую группу длиной (И) элементов, в результате чего на его выходе появляется единичный сигнал, который перевсдит КБ-триггер 23 в единичное состояние, сохраняющееся до конца сеанса. Единичный выходной сигнал с выхода КЯ-триггера 23 открывает элементИ 24 для прохождения информации из канала связи на коммутатор 28. На коммутатор 28 поступает фазирующий импульс, следующий непосредственно за комбинацией начального фазирования, т.е. на И-й позиции цикла передачи. Он направляется в блок 25, управляющий выход которого соединен со сдвигающим входом коммутатора 28. 1 О Благодаря сигналам на этом входе гарантируется появление на 1-м выходе коммутатора 28 именно -го импульса в пределах цикла передачи.Информационные выходы коммутатора 15 28 с первого по (п+1)-и подключены к соответствующим входам блока 32. Служебные выходы коммутатора 28 с (и+2)-го по (И) -й подключены к входам регистра 29, который представля ет собой регистр с параллельной затисью и параллельным считыванием. В одну его часть записывается служебная информация об относительном фазовом рассогласовании и знаке этого 25 рассогласования, поступающая из коммутатора 28, в другой хранится информация об абсолютном значении фазового рассогласования, обусловленного взаимной девиацией частот сопрягае мых последовательностей в предыдущем цикле передачи, и которая обновляется в каждом цикле передачи сигналами от суммирующего блока 33 после обработки последним служебной информации. При поступлении во вторую часть регистра 29 кодовой комбинации о величине рассогласования, равной ьь , дешифратор 26, аналогичный дешифратору 15 на передаче, в момент прихода 4 О опорного импульса дешифрирует это состояние регистра 29 и формирует сигнал обнуления (сброса) всех ячеек регистра 29. Запись служебных сигналов в регистр 29 осуществляется на 45 частоте быстрых тактовых импульсов, поступающих из блока 27 формирования БТИ. Последний выполнен аналогично одноименному блоку 19, входящему в состав передающей части устройства сопряжения. Служебная кодовая группа направляется из ячеек регистра 29 в суммирующий блок 33, где с учетом знакового разряда определяется кодовая группа фазового рассогласования соответствующего цикла передачи,Сигналы с выхода суммирующего блока 33 направляются в декодер 36. На другой вход декодера 36 от блока 25 фазирования по циклам поступает последовательность опорных импульсовчастоты Г/И, синхронных с опорнымине задержанными импульсами на передаче. На третий вход декодера 36 поступает тактовая последовательностьчастоты 2 Г с выхода умножителя 38,который аналогичен умножителю 10 напередаче.Декодер 36 восстанавливает положение импульса, который, будучи задержан на соответствующую величину 3представляет собой управляющий импульсдля соответствующего цикла передачи впределах сверхцикла.В каждом цикле передачи на входырегистра 46, который представляет собой тактируемый регистр сдвига с параллельной записью, поступает кодоваякомбинация об абсолютном рассогласовании сопрягаемых последовательностей, обусловленном девиацией частотГ и Гн. Эта комбинация параллельнозаписывается в ячейки этого регистра,С приходом опорного импульса частоты й/И КЯ-триггер 43 перекидывается в единичное состояние и разрешаетчерез элемент И 44 подачу тактовойпоследовательности импульсов частоты,к2 Г для последовательного вывода инсформации, записанной в регистре 46.В момент поступления импульса задержанной тактовой последовательностиКчастоты 2 6 по окончании вывода информации, записанной в регистре 46,срабатывает дешифратор 48 нуля, который по реализации является элементом И и формирует короткий импульс.После этого с помощью короткого импульса, задержанного первым элементом 47 задержки, КЯ-триггер 43 переведен в исходное (нулевое) состояние,Полученный на выходе декодера 36 импульс задерживается на величину 8соответствующего цикла передачи впределах сверхцикла с помощью цепочки кольцевой регистр 30 сдвига - блок31 - элемент ИЛИ 34 и направляетсяв схему 37 для регенерации тактовойчастоты и запуска управляемого распределителя 35, который тактируетсявосстановленной в схеме ФАПЧ 37 тактовой частотой Х,В итоге восстановленный синхронный двоичный сигнал с выхода блока 32 направляется в абонентскую линию потребителю информации. По оконча 1552388нии сеанса связи на Е-вход БЯ-тригге - ра 22 подается сигнал, устанавливающий его в исходное состояние.5Формула из обретения 1. Устройство асинхронного сопряжения синхронных двоичных сигналов по авт. св. У 1285608, о т л и ч а ю-;0 щ е е с я тем, что, с целью повышения точности сопряжения цифровых последовательностей, введены на передающей стороне умножитель тактовой частоты, блок формирования быстрых тактовых импульсов (БТИ), дешифратор интервала тактовой частоты (ИТЧ), регистр сдвига, вычитающий блок, выходы кодера фазы подсоединены к входам записи информации блока памяти через 20 последовательно соединенные регистр сдвига и вычитающий блок, вход и выход блока формирования БТИ подключены соответственно к входу несущей частоты блока памяти и к объединенным 25 между собой соответствующими входами вычитающего блока и регистра сдвига, другая группа выходов регистра сдвига подключена к дешифратору ИТЧ, вход и выход которого подключены соответ ственно к выходу первого элемента ИЛИ и соответствующему входу регистра сдвига, второй и третий входы кодера фазы подключены соответственно к второму выходу фазового компаратора и к выходу умножителя тактовой частоты, вход которого подключен к выходу третьего элемента И, а на приемной сто.роне введен умнажитель тактовой частоты, блок формирования БТИ, дешифра тор ИТЧ, регистр сдвига и суммирующий блок, информационные входы декодера фазы соединены с выходами служебных сигналов коммутатора через последовательно соединенные регистр сдвига и 45 суммирующий блок К, выходы которого подключены к соответствующим К входам регистра сдвига, другая группа выходов которого подключена к соответствующей группе входов дешифратора ИТЧ, 50 выход и вход опорных импульсов которого подключены соответственно к первому входу регистра сдвига и к выходу опорных импульсов блока фаэирования по циклам, выход блока формирования БТИ подключен к объединенным тактовым входам регистра сдвига и суммирующего блока, а вход блока формирования БТИ является входом несущей частоты, вход и выход умножителя тактовой частоты подключены соответственно к объединенным тактирующему входу управляемого распределителя и выходу схемы ФАПЧ и к третьему входу декодера фазы.2, Устройство по п. 1, о т л и ч аю щ е е с я тем, что кодер фаз содержит элемент И, элемент задержки, двоичный счетчик и группу элементов И, первые входы которой подключены к соответствующим К выходам двоичного счетчика, а вторые входы объединены с входом элемента задержки и являются первым входом кодера фазы, выходы группы элементов И являются выходами кодера фазы, вторым и третьим входами которого явпяются первый и второй входы элемента И, выход которого подключен к первому входу двоичного счетчика, к остальным К входам которого подключен многоотводный выход элемента задержки.3. Устройство по и, 1, о т л и ч аю щ е е с я тем, что декодер фаз содержит последовательно соединенные регистр сдвига, дешифратор нуля первый элемент задержки, КЯ-триггер, элемент И и вторсй элемент задержки, выход которого подключен к соответствующему входу дешифратора нуля, выход элемента И подключен к объединенным тактовым входам второго элемента И, к объединенным тактовым входам второго элемента задержки и регистра сдвига, К входов которого являются информационными входами декодера фазы, Я-вход ЙЯ-триггера и второй вход элемента И являются соответственно управляющим и третьим входами декодера фазы, выход дешифратора нуля является выходом декодера фазы.1552388 2 ЧЪе. С1 г.4 Составитель О.Мелькова дактор А.Мотып Корректор М,Самборск хред Л. Сердюк Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 дФаяееЬаадуиу Заказ 341 Тираж 57ВНИИПИ Государственного комитета по изоб113035, Москва, Ж, Ра гюл дкаичаниесеанса связиР Подписноетениям и открытиям при ГКНТ ССская наб., д. 4/5