Устройство для умножения

(51) 4 Н ОПИС Н АВТОРСКОМ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР ИЕ ИЗОБРЕ У СВИДЕТЕЛЬСТВ(56) Авторское свидетельство ССй 1053104, кл. С 06 Р 7/52, 198Авторское свидетельство СССРУ 1116427, кл. С 06 Р 7/52, 198(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ(57) Изобретение относится к вычислительной технике и может быть испольодействуючисел,десятиць изобрерных затгистры 1 льтата,лок 5 частетрадреобразотицный,рова ния,ты. 3 ил. зовано при разработке быстр щих устройств для умножения представленных в двоичной и ной системах счисления. Цел тения - сокращение аппарату рат. Устройство содержит ре множимого, множителя и реву блок 4 кратных множимого, б тицных произведений, узлы Ь ного суммирования, узлы 7 и вания двоичного кода в деся коммутаторы 8, блок 9 сумми вход 10 задания режима рабо3 15098Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.Цель изобретения - сокращение аппаратурных затрат.На фиг.1 приведена функциональная О схема устройства для умножения; на фиг.2 - функциональная схема блока кратных множимого; на Фиг.3 - функциональная схема блока частичных произведений. 15устройство содержит ш-разрядные регистры 1 и 2 соответственно множимого и множителя, 2 ш-разрядный регистр 3 результата, блок 4 кратных множимого, блок 5 частичных произве дений, (2 ш) узлов 6 тетрадного суммирования (2 т) узлов 7 преобразования двоичного кода в десятичный (2 ш) коммутаторов 8, (2 ш)-разрядный блок 9 суммирования и вход 10 за дания режима работы устройства (щразрядность десятичных сомножителей).Выход 11 регистра 1 соединен с информационным входом блока 4, выходы 12 которого соединены с информацион ными входами блока 5, управляющий вход которого соединен с выходом 13 регистра 2, Выходы 14 блока 5 являются выходами тетрадных произведений, причем выход 14 соединен с первым входом регистра 3, выходы 14- 1 чс входами узлов 6- 6 ,а выход 14- с последним входом блока 9. Выходы узлов 6 соединены с входами соответствующих узлов 7 и с первыми 40 информационными входами коммутаторов 8, вторые информационные входы которых соединены с выходами соответствующих узлов 7, а выходы подключены к входам блока 9, выходы которого сое динены с входами регистра 3, начиная с второго, управляющие входы блока 4, коммутаторов 8, блока 9 соединены с входом 10 режима работы устройства.В блоке 4 кратных множимого форми руются следующие кратные: 2 Х, ЗХ, 4 Х, 5 Х, 6 Х, 7 Х, ЗХ, 9 Х для двоичной и д" сятичной системы счисления (Х - множимое). в кратные 11 Х, 13 Х и 15 Х только для двоичной системы счисления. Кратные 2 Х, 4 Х, 6 Х, 8 Х могут быть получены с помощью операции удвоения из кратных 1 Х, 2 Х, ЗХ и 4 Х. Выполнение операции удвоения в двоичной системе счисления не вызывает никакоготруда. Для этого достаточно сдвинутьинформацию на один двоичный разрядвлево. При использовании десятичнойсистемы с применением кода "8121" может быть использована также процедура сдвига, как и при двоичной системе счисления, за исключением того, что если удвоенная цифра равна или больше десяти, требуется десятичный перенос и корректирующее добавление +6. Остальные кратные могут быть получены с помощью операции суммирования,Блок ч (фиг.2) содержит узлы 15 удвоения, сумматоры 16- 16 для суммирования двоичных и десятичных чисел, сумматоры 16- 16 для суммирования двоичных чисел Кратные 2 Х, 4 Х, 8 Х формируются посредством выполнения на узлах 15 - 15 операЭции удвоения над исходной информацией, Кратные ЗХ и 5 Х формируются посредством операции суммирования 1 Х и 2 Х, 1 Х и. 4 Х на сумматорах 16, и 16соответственно. Кратное 6 Х получается из кратного 3 Х с помощью операции удвоения на узле 15 удвоения. На выходах сумматоров 16и 16 формируются кратные 7 Х и 9 Х соответственно путем суммирования кратных 4 Х и ЗХ и 4 Х и 5 Х, Двоичные кратные 11 Х, 13 Х и 15 Х формируются на сумматорах 16 , 167 и 16суммированием кратных 7 Х и 4 Х, 7 Х и 6 Х, 7 Х и ЗХ соответственно. В режиме двоичногоумножения сумматоры 16, - 16 4 работают как обычные двоичные сумматоры,а в режиме десятичного умножения онинастраиваются на суммирование чисел в коде "8421", Следует отметить, что кратные 1.0 Х, 12 Х, 14 Х могут быть получены из кратных 5 Х, 6 Х и 7 Х сдвигомна один двоичный разряд влево.В блоке 5 Формируются частичные произведения множимого Х на каждую тетраду множителя У, причем независимо от того, используется ли в устройстве двоичная или десятичная система счисления, число частичных произве-. дений всегда равно ш.Блок 5 (фиг.3) содержит щ(а+1)- разрядных коммутаторов 17 и в дешифраторов 18. На входы с первого по шестнадцатый каждого коммутатора 17 подаются кратные ОХ, 1 Х, 2 Х, , 15 Х соответственно, Выбор необходимых кратных множимого осуществляется с помощью дешифраторов 18, выходы ко 1509875торых соединены с управляющими входами коммутаторов 17, Выходы тетрадкоммутаторов 17, имеющих один и тотже вес (десятичный или шестнадцате 5ричный), образуют соответствующийвыход значений тетрадных произведенийблока 5 частичных произведений.Функциональное назначение и реализация остальных узлов устройства,Регистры 1 и 2 множимого и множителя предназначены для хранения вразрядных десятичных сомножителей,В регистр 3 результата записывается2 т-разрядное (в режиме десятичногоумножения) или 2 п-разрядное (и = 4 т)произведение. Эти регистры могут бытьпостроены, например, на двухтактныхсинхронных Э-триггерах,Узлы 6- 6тетрадного суммирования предназначены для быстрогосуммирования по правилам двоичнойарифметики тетрадных произведений,сформированных в соответствующей десятичной или шестнадцатеричной позиции блока 5 частичных произведений.Следует отметить, что максимальнуюсумму в Ь-й тетраде (предполагается,что младшая тетрада имеет первый порядковый номер, а старшая - 2 ш-й) для З 0десятичной системы счисления можновычислить по формуламБ, = (2 тч - 1.) х 9 + 8, для тп ( 1 - 2 шБ=Ьх 9, для 1 Ь(т,Аналогичные формулы могут быть по- Злучены и для двоичной системы счисления,Узлы 7, - 7 , преобразованиядвоичного кода в десятичный предназначены для преобразования двоичного 40кода суммы, полученной на выходесоответствующего узла 6, - 6тетрадного суммирования, в двоичнодесятичный код "8421.Коммутаторы 8- 8в режиме 45двоичного умножения осуществляют подключение к соответствующим входамблока 9 суммирования выходов узлов6- 6тетрадного суммирования,а в режиме десятичного умножения вы- В 0ходов узлов 7, - 71 преобразованиядвоичного кода в десятичный.Блок 9 суммирования служит для суммирования тетрадных произведений двоичной или десятичной системы счисления (в зависимости от значения сигнала на входе 10). Я большинствепрактических случаев блок суммирования представляет собьй либо двухвходовый, либо трехвходовый быстродействующий сумматор для сложения двоичных и десятичных чисел,При умножении двоичных и десятичных чисел устройство работает следующим образом,В режиме умножения чисел, представленных в двоичной системе счисления, по сигналу на входе 10 устройства блок 4 настраивается на формирование двоичных кратных, блок 9 суммирования настраивается на суммированиедвоичных чисел, а выходы коммутаторов8 соединяются со своими первыми входами, на которые поступают результатыпс выходов соответствующих узлов6, - 6тетрадного суммирования.Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются и-разрядные (и = 4 в) двоичныесомножители Х и У без знаков. Послеэтого в блоке 4 кратных формируютсякратные 2 Х, ЗХ, 4 Х, 5 Х, 6 Х, 7 Х, ВХ,9 Х, 11 Х, 13 Х, 15 Х, которые поступаютсоответствующим образом на входы блока 5, где образуется в частичных произведений множимого Х на множитель У(йри умножении множимого Х на однутетраду множителя У образуется одночастичное произведение), Тетрадныепроизведения, являющиеся составнойчастью частичных произведений, поступают на выходы 14- 14 блока 5 сучетом занимаемой ими в блоке весовойшестнадцатиричной позиции, причемзначение тетрадного произведениясформированного в первой шестнадцати"ричной позиции и подаваемого на выход14 блока 5 частичных произведенийнепосредственно поступает на входымладшей тетрады регистра 3 результата. В узлах 6- 6, . тетрадногосуммирования выполняется быстрое двоичное суммирование равновесных тетрадных произведений, поступающих навходы этих узлов соответствующих выходов 14- 14, блока 5 частичныхпроизведений, а получившиеся на ихвыходах результаты поступают черезсоответствующие коммутаторы 8, - 8на равновесовые. входы блока 9 суммирования. Образованный на выходе блока 9 суммирования результат записывается в регистр 3 результата.В режиме умножения десятичных чисел по сигналу на входе 10 устройства блок 4 настраивается на форми 1509875рование десятичных кратных, блок 9 суммирования настраивается на суммирование десятичных чисел, а выходы . коммутаторов 8- 8соединяются со своими вторыми входами, на которые подаются результаты с выходов соответствующих узлов 7, - 7 преобразования двоичного кода в десятичный, 10Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются ш-разрядные десятичные сомножители Х в У без знаков. После этого в блоке 1 формируются кратные 15 2 Х, ЗХ, 4 Х, 5 Х, 6 Х, 7 Х, ЯХ, 9 Х, кото- . рые поступают соответствующим образом на входы блока 5, где образуется щ частичных произведений множимого Х на множитель У. Далее в узлах 6- 20 -6тетрадного суммирования выполняется быстрое двоичное суммирование равновесных тетрадных произведений, поступающих на входы этих узлов с соответствующих выходов 1 Й- 1 ч, 25 блока 5 частичных произведений, а получившиеся на их выходах двоичные результаты поступают на входы соответствующих узлов 7- 7 , где производится их преобразование в десятич ный код "8 ч 21", Десятичные числа с выходов узов 7- 7 п 1одаются через коммутаторы 8, - 8на равновесные входы блока 9 суммирования, Образованный на выходе блока 9 суммирования результат записывается в регистр 3 результата. Формула изобретения40Устройство для умножения, содержащее регистры множимого, множителя и результата, блок кратных множимого, блок частичных произведений, узлы тетрадного суммирования, узлы преоб разования двоичного кода в десятичный, коммутаторы и блок суммирования, причем выход регистра множителя соединен с управляющим входом блока частичных произведений, все выходы которого, кроме первого и последнего, со единены с входами узлов тетрадного суммирования, выходы которых. соединены с входами соответствующих узлов преобразования двоичного кода в десятичный и с первыми информационными55 входами соответствующих коммутаторов, вторые входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, выходы коммутаторов соединены с соответствующими информационными входами блока суммирования, выходы которого соединены с входами тетрад регистра результата, начиная с второй, управляющие входы блока кратных множимого, коммутаторов и блока суммирования соединены с входом режима работы устройства, выход регистра множимого соединен с информационным входом блока кратных множимого, выходы которогосоединены с информационными входами блока частичных произведений, при этом блок кратных множимого содержит три узла удвоения, информационный вход первого узла удвоения соединен с информационным входом и первым выходом блока кратных множимого, выход первого узла удвоения соединен с вторым выходом блока кратных множимого и информационным входом второго узла удвоения, выход которого соединен с третьим выходом блока кратных множимого и с информационным входом третьего узла удвоения, выход которого соединен с четвертым выходом блока кратных множимого, управляющие входы первого, второго и третьего узловудвоения соединены с управляющим входом блока кратных множимого, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат,первый выход блока частичных произведений соединен с входом первой тетрады регистра произведения, последний выход блока частичных произведений соединен с соответствующим информационным входом блока суммирования,в блок кратных множимого введены четвертый узел удвоения и семь сумматоров, а блок частичных произведений содержит дешифраторы в коммутаторы,причем в блоке кратных множимого первые информационные входы первого ивторого сумматоров соединены с информационным входом первого узла удвоения, второй информационный вход первого сумматора соединен с информационным входом второго узла удвоения, выход первого сумматора соединен синформационным входом четвертого узла удвоения и с первым информационным входом третьего сумматора, второй информационный вход которого соединенс информационным входом третьего узлаудвоения, с вторым информационнымвходом второго сумматора и с первым15информационным входом четвертого сумматора, выход второго сумматора соединен с вторым информационным входом четвертого сумматора, выход третьего узла удвоения соединен с первым информационным входом пятого сумматора, выход второго узла удвоения соединен с первым информационным входом шестого сумматора, выход четвертого узла удвоения соединен с первым информационным входом седьмого сумматора, выход третьего сумматора соединен с вторыми входами пятого, шестого и седьмого сумматоров, управляющие входы сумматоров с первого по четвертый и четвертого узла удвоения соединены 09875ос управляющим вкодом блока кратныхмножимого, выходы сумматоров и четвертого узла удвоения соединены с 5выходами блока кратных множимого спятого по двенадцатый, в блоке час"тичных произведений входы дешиФраторов нотетрадно соединены с управляющим входом блока, а выходы подключенык управляющим входам соответствующихкоммутаторов, информационные входыкоторых подключены к информационнымвходам блока, выходы коммутаторов по"тетрадно соединены с выходами соответствующего веса блока частичныхпроизведений.1509875 12 п 12 1 Ь Пь з % езки Корр ор О.Кравцова осударственного комитета по и 113035, Москва, И,Производственно-издательский комбинат "Патент", г. Ужгород, ул.ГагарирСоставитель В. Редактор А.Шандор Техред А.КравчФЗа з Ь 81 гУМ Тираж 668 НИИПИ Г з Подписное бретениям и отк аувская наб., д иям при ГКНТ СССР