Устройство для умножения с накоплением

(51),4 С 06 Г 7/5 ОС ПР САНИЕ ИЗОБРЕТЕН А.Д в ьство СССР52, 1973,ка цифровых) УСТРОЙСТВО ЛЕНИЕМ ) Изобретение льной технике вано в арифме М. Цель изобре относится к вычисли может быть испольических устройствах ения - повышение т Гиок роуьаувер фиа УДАРСТВЕННЫЙ НОМИТЕТЗОБРЕТЕНИЯМ И ОТНРЫТИРМГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетеГ 480077, кл. С 06 Р 7Карцев М.А. Арифметмашин,- М.: Наука, 196рис, 4-2 б. быстродействия при вычислении суммпарных произведений. Устройство содержит регистр 10 множимого, сумматор 6, регистр 11 множителя, блоки 1и 2 памяти, группы элементов И 3 и 4,элемент И 5, сдвигатель 7 и коммутаторы 8 и 9, функционирование устройства включает два цикла: в течениепервого цикла формируются и заносятсяв блок два значения частичных произведений величин а; на Е-разрядныегруппы чисел Х,. При .этом в . ячейкес адресом Ь; формируется число Б == а ). 2 , где 1 - номер числах Х, вкоде которого присутствует группаразрядов, образующих код ; Е - весэтой группы, Во втором цикле производится суммирование частичных произведений. 2 ил., 3 табл.з 150987Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ.Целью изобретения является повышение быстродействия при вычислении суммы парных произведений.На фиг,1 представлена функциональная схеМа устройства, на фиг.2 - вре О менная диаграмма импульсов управленияоустройства, поясняющая его функционирование.Устройство для умножения с накоплением чисел разрядности и содержит 15 блоки 1 и 2 памяти, группы элементов И 3 и 4, элемент И 5; сумматор 6, комбинационный сдвигатель 7, первый 8 и второй 9 коммутаторы, регистр 10 множимого, регистр 11 множителя, при чем вход сдвига-загрузки регистра 11 соединен с входом сдвига-загрузки регистра 10 и с первым входом управления устройства (сигнал Б), второй вход управления устройства соединен 25 с входом загрузки сумматора 6 (сигнал Б ), входы множителей устройства соедйнены с информационными входами регистра 11, входы множимых соединены с информационными входами регистра ЗО 10, входы последовательного ввода данных которого соединены с шиной нулевого потенциала, а выходы - с первь 1 ми информационными входами коммутатора 8, вторые информационные входы которого соединены с первыми информационными входами коммутатора 9 и с выходами блока 1, выходы коммутатора соединены с информационными входами сдвигателя 7, выходы которого соеди нены с первыми информационными входами сумматора 6, выходы которого соединены с первыми входами групп элементов И 3 и 4, выходы которых соединены с информационными входами соот" 45 ветственно блоков 1 и 2, выходы блока 2 соединены с третьими информационными входами коммутатора 8 и с вторыми информационными входами коммутатора 9, выходы которого соединены с вторыми информационными входами сумматора 6 и являются выходами результата устройства, третий и четвертый входы управления которого соединены с входами соответственно блоков 1 и 25 (сигналы 11 и 11 ), пятый и шестой входы управления соединены с вторыми группами соответственно групп элементов И 3 и 4 (сигналы Би У 6), седь 6 4мые входы управления устройства соединены с входами сдвига сдвигателя 7 (сигналы 11), восьмой вход управления устройства соединен с входами управ- ления коммутатора 8 (сигналы Б, ), девятый вход управления устройства соединен с входом управления коммутатора 9 (сигнал У ), десятый вход управления устройства соединен с входом управления третьим состоянием выходов регистра 11 (сигнал Б ), одиннадцатый вход управления соединен с первым входом элемента И 5 (сигнал 11 ), выход которого соединен с входом сложения-вычитания сумматора б (сигнал 11, ), второй вход элемента И 5 соединен старшим (знаковым) разрядом регистра 11 (сигнал Б,), младшие К выходных разрядов которого соединены с входами адреса блока 2 и с первыми адресными входами устройства (сигналы Б ), вторыми входами которого являются входы адреса блока 1 (сигналы Б).Для устранения явления "гонок", которое может возникать в цепях передачи сигналов, сумматор 6 должен иметь входные регистры, загрузка информации в которые разрешается с второго входа управления устройства (сигнал 08, вход загрузка сумматора 6), и может быть построен наэлементах 1802 ИМ 1. Сдвигатель 7 может быть построен на элементах 53 1 ИР 21, регистры 10 и 11 - на элементах 533 ИР 16.На фиг.2 показаны диаграммы сигналов на соответствующих входах управления и адресных входах устройства, а также на втором входе устройства и на элементе И 5. При этом для определенности считается, что запись информации в блоки 1 и 2 разрешается уровнем логической "1" сигналов 11, Б сложение двоичного числа на втором информационном входе сумматора 6 с числом на первом информационном входе осуществляется по уровню логического "0" сигнала 1; вычитание из числа на втором входе сумматора б числа на, первом информационном входе - по уровню логической "1" сигнала О, загрузка информации во входные регистры сумматора 6 разрешается уровнем логической "1" сигнала 1 БЗ, отсутствию сдвига входной информации сдвигателем 7 соответствует код "00" (сигналы Б), сдвигу на один разряд влево код "01", на два разряда - "10", подключению первых информационных входовкоммутатора 8 к его выходам соответствует код "О 1" (сигналы ТТ, ), вторых информационных входов - код "10", третьих - "11", подключению первых информационных входов коммутатора 9к его выходам соответствует уровень логической сигнала ТТ, , вторых информационных входов - уровень логического "0", загрузка информации в регистры 10 и 11 разрешается уровнем логической "1" сигнала ТТ сдвиг- уровнем логического "0", выходы регистра 11 переводятся в третье состояние уровнем логической "1" сигналаБ . Кроме этого, сигналы ТТ, ТТ, ТТ, ТТотображаются на фиг.2 в шестнадцатиричной системе счисления, а Ф обозначено произвольное состояние этих сигналов.Устройство умножения с накоплением функционирует следующим образом,Множимые, представленные в дополнительном коде, загружаются в регистр10 в младшие и разрядов, старшие иразрядов заполняются знаком. Регистр10 выполняет сдвиг влево сразу на К разрядов, при этом через последовательные входы данных освободившиеся разряды заполняются нулями. Множители, которые должны быть представлены в прямом коде, загружаются. в регистр11, который выполняет сдвиг вправосразу на К разрядов, при этом знаковый разряд в сдвигах не участвует. Таким образом модуль множителя разбивается на М К-разрядных групп (ниже приведено обоснование такого разбиения). Блок 1 содержит 2 ячеек па"к/а мяти, блок 2 - 2 ячеек памяти. Внешкнее устройство, подключаемое к первому адресному входу устройства, должно обладать третьим состоянием на своихвыходах.Для правильной работы перед первым (после включения питания) обращением к устройству необходимо выполнить обнуление блоков 1 и 2 памяти. Эта операция выполняется посредством установки в "0" сигналов ТТ ., Б и в "1" сигналов Ц, ТТ, ТТ, и переборов с помощью сигналов ТТ, ТТ всех адресов всех ячеек памяти блоков 1 и 2. В ре" зультате этой операции во все ячейки блоков 1 и 2 загружаются нули.П р и м е р. Пусть необходимо вы числить сумму произведений таких че 098766тырех восьмираэрядных двоичных чисел, 00000001.00110010 + 00000010. ./-00010000/ + /-00000011/,00000001 ++ / 00000100/,/ 00100011/. Посколькус учетом знаков разрядность сомножителей = 9, то для данного частногослучая потребуются восемнадцатираз"рядные блоки 1 и 2, групп элементов 10 И 3 и 4, сумматор 6, коммутаторы 8 и9, сдвигательи регистр 1 О, девяти-разрядный регистр 11. Если К = 1,так как в резисторах 10 и 11 будутвыполняться сдвиги на четыре разряда, 15 а емкость блоков 1 и 2 будет четыреи шестнадцать ячеек памяти соответственно, массивы операндов будут выглядеть следующим образом;множимые множители 20 первый 0,0000000 0,00110010второй 0,00000010 1,00010000третий 1.11111101 0,00000001четвертый 1.11111100 1.00100011(точкой отделены знаковые разряды).25 Работа устройства по вычислениюсуммы произведений пар чисел проходитв два этапа. Первый этап начинаетсяустановкой в "1" сигналов Б , У,.,ТТ 8 ТТ 42 подачеи на Вход сцвигд сдви 30 гателя 7 кода "00" (сигналы 11) и кода "01" на вход управления коммутатора 8 (сигналь 1 ТТ ) и одновременнойзагрузкой первой пары сомножителейв регистры 1 О и 11, В первой половинеэтого и каждого следующего такта первого этапа работы устройства во входные регистры сумматора 6 загружаютсясодержимые регистра 10 и ячейки блока 2, адрес которой задается младши ми К выходными разрядами регистра 11,а во второй половине такта результат.суммирования (вычитания) загружаетсяв ту же ячейку блока 2. Во второмтакте сигнал ТТ устанавливается в 45 "0", в конце этого такта в ячейку памяти блока 2 с адресом, определяемымсдвинутыми К разрядами регистра 11,будет загружен результат суммирова- .ния (вычитания) сдвинутого содержимого регистра 1 О и числа, хранившегосяв этой ячейке до начала такта. Впоследующих тактах первого этапа устройство работает аналогично. Для данного конкретного примера первый этап 55включает 8 тактов. Диаграммы управляющих сигналов представлены на фиг,2.Информация на выходах блоков устройства для первого этапа (и для двухциклов второго этапа) представленав табл. 1 (в шестнадцатиричной системе счисления, - произвольное состояние выходов).Результатом работы устройства на первом этапе является накопление в яцейках памяти блока 2 сумм частичных произведения. Содержимое блока 2 .-после первого этапа (а также после каждого цикла второго этапа) для даИ ного частного случая представлена в табл. 3, информация отображается в шестнадцатиричной системе цисления. Для получения Конечного результата необходимо перемножить содержимое ячеек памяти блока 2 на их адреса. Это выполняется на втором этапе работы устройства.Второй этап работы устройства включает в себя ряд циклов (для дан ного случая два цикла). Первый цикл (такты с 9 по 40 включительно, Фиг.2) начинается установкой в "1" сигналов О Бк У, в "О" сигналов 11, Б 0 2, Б, и подачей на вход управления 25 коммутатора 8.кода "11" (сигналы 13, ). В этом цикле роль текущего множимого играет содержимое ячейки памяти блока 2 " , ее адрес играет роль текущего множителя, В первой половине 30 первого и последующих тактов первого цикла (число которых 2 "+, для данно" го случая -32) во входные регистоы сумматора загружается информация с выходов сдвигателя 7 и яцейки памяти35 блока 1, адрес которой определяется сигналами Б , а во второй половине такта результат суммирования загружается в ту же ячейку блока 1 (табл. 1). Для первой половины первого ци кла 40 (такты с 9 по 24 включительно, фиг.2) сигналы 11 определяются младшими К разрядами сигналов Ц, которые на протяжении этой половины пробегают значения от 0 до К(от 0 до Г, рис. 2), для второй половины (такты с 25 до 40 включительно) - старшими К/2 разрядами сигналов Б, которые на протяжении этой половины опять пробегают значения от 0 до 2 " (от 0 до Р, фиг.1.Таким образом, на первом цикле . множители Ь-разрядные адреса ячеек блока 2) разбиваются пополам. Кроме того, к началу второй половины первого цикла (к моменту, когда сигналы 0 опять равны нулю, рис. 2) на вход сдвига сдвигателя 7 начинает поступать код "10" (сигналы У), сигнал устанавливается в "1", сигналБ - в "0" т.е. во второй половинепервого цикла на первый вход сумматора Ь поступает сдвинутое на К/2 раз- рядов влево содержимое ячеек памяти блока 2 (сдвиг осуществляется сдвигателем 7, причем младшие К/2 разрядов заполняются нулями), а использованные ячейки памяти блока 2 обнуляются (табл. 1).Результатом работы устройства в первом цикле второго этапа является новый, сформированный в блоке 1 (табл. 2) массив частичных произведений, размер которого в общем случаеК/2уменьшен в 2 раз, а также обнуление блока 2 (табл, 3).Второй цикл (последний для данного частного случая, фиг.2 такты с 41 по 48 включительно) начинается установкой в "1" сигнала Бб и в "0" сигналов У 1, Б, подачей на вход "сдвига (сдвигателя 7 кода "00" (сигнала Б, ) и кода "1 О" на вход управления коммутатора 8 (сигналы Б ц ) . В этомцикле роль множимых играют содержимыеячеек памяти блока 1, их адреса роль множителей, аоторые опять разбиваются пополам;" Работа устройства во втором цикле аналогична работе в первом цикле, однако во второй половине второго цикла сигнал Ц; устанавливается в "1", сигнал Б - в "0", сдвигатель 7 осуществляет сдвиг на К/4 разрядов влево (табл, 1),В остальных циклах второго этапа, число которых зависит от выбранного . К, устройство работает аналогично. Размеры массивов частичных произведений, формируемых в блоках 1 или 2, убывают. В результате таких преобразований к концу последнего цикла (в данном примере к концу второго цикла) полуцается массив, состоящий всего из двух элементов. В ячейке памяти с единичным адресом находится представленный в дополнительном коде результат выцисленийЭтот результат может быть снять с выходов результата устройства с помощью подачи на соответствующий адресный вход устройства единичного адреса и установки сигна" ла 11 в соответствующий логический уровень (в данном примере 04 = 0001, Бд = О),Перед следующим обращением к устройству необходимо обнулить спомощью сигналов 11(02), 1101)(У ) ячейку памяти с единичным адресом соответствующего блока (ячейку с нулевым адресом можно не обнулять, это не повлияет на дальнейшую работу устройства), после чего устройство готового к работе со следующим массивом операндов.Разрядность блоков 1 и 2, групп элементов 3 и 1, сумматора 6, сдвига теля 7 и коммутаторов 8 и 9 может быть больше 2 п в зависимости от количества вводимых разрядов расширенияФормула изобретенияУстройство для умножения с накоплением, содержащее регистр множимого, сумматор, регистр множителя, вход сдвига-загрузки которого соединен с входом сдвига-загрузки регистра множимого и с первым входом управления устройства, второй вход управления устройства соединен,с входом загрузки сумматора, информационные входы ре гистра множителя соединены с входами множителей устройства, информационные входы регистра множимого соединены с входами множимых устройства, входы последовательного ввода данных реги- Зо. стра множимого соединены с шиной ну" левого потенциала устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первый и второй блоки памяти, первая и вторая группы элементов И первый и второй коммутаторы, сдвига- тель, элемент И, выходы регистра множимого соединены с первыми информаци" Онными входами пеРвого коммутатора 40 вторые информационные входы которого соединены с первыми информационными входами второго коммутатора и с выходами первого блока памяти, а выходы.первого коммутатора соединены с ин"формационными входами сдвигателя, выходы которого соединены с первыми информационными входами сумматора, выходы которого соединены с первыми .входами первой и второй групп элементов И, выходы которых соединены с информационными входами соответственнопервого блока памяти и второго блокапамяти, выходы которого соединены стретьими информационными входами первого коммутатора и с вторыми информационными входами второго коммутатора,выходы которого соединены с вторымиинформационными входами сумматора иявляются выходами результата устройства, третий и четвертый входы управления которого соединены с входамизаписи соответственно первого и второго блоков памяти, пятый и шестойвходы управления устройства соединенс вторыми входами соответственно первой и второй групп элементов И, седьмой вход управления устройства соединен с входом сдвига сдвигателя, восьмой вход управления устройства соединен с входом управления первогокоммутатора, девятый вход управленияустройства соединен с входом управления второго коммутатора, десятый входуправления устройства соединен с входом управления третьим состоянием выходов регистра множителя, одиннадцатый вход управления устройства соединен с первым входоМ элемента И, выходкоторого соединен с входом сложениявычитания сумматора, а второй входсоединен с выходом старшего знаковогоразряда регистра множителя, выходымладших К разрядов которого соединеныс входами устройства, вторые адресныевходы которого соединены с входамиадреса первого блока памяти.1 1 1 Ъ 1 1 Е 1 1 Эо 1 1 О а а О О О О О О О ДД ц 1 ц сц ц М М О 4 - ц О ц О Гхт О М Ю Д ф -Од-т -О цО О ц ццООГц ГОМО О М сх 3 -3 т- О т- х 3 цОО цОО МО О 33 У1 М1Ъ131 Эх1 О1З О - О 4 О Оц ООЬСц Оаам ОДИд -Д -Оц о о ц ц а ц ц 1 ц О О сц 1 ц О МММО О МмоОД Хф О х 3 Х О, - 3 ц ХООц Хюасц ХО О М Ю - т- О ф ЦОО цОО МО О И Д- О Д-тц О ц цО ММО3 Д О О сц О ММ М 1 33 1 1 1" 1 1 ХО 1 1Ха 1О О 1 11- Е -- 1 ОООЮО о ОООООх 3 О ОООО О О а О О ц О О О О О гт О ООООООООО О О О 1 цО О О О цО ООО ЫО ч ц О О 1 ц О О МО О 1 11 1 т 3 Л1 1е1 0 ССЭО 1- 1 х 1 Д т а ОД 4 т О сцСцааа сцсцааа СОМО О О ОО- Д сцО ц ц О сц цо ММО О Д сЧ 1 ц О ц О 1 ц О М Хс ОсЧ ХО О ХООО ХООО ХООО 1 1со 11- 1тсО 1 1 Е 1 1 .т. а1 О О 11 И 1-ОООД - Д ц О О Д - ц ццц ца ц ц ц ц ц О МММММО О О - Ю О а О О О О Х т- О сЧ Хат Ю ХООО ХООО ХО О О а ц О ц О М 1 3 1 1 1 а 1 1 "1 О1 Х1 1 1Э 11 1 1 1 т - 1 11 У 1о 1 с1 Ш 1--- 4 Х т- О СЧ Х От - О ХОРО ХО О О ХО О О а до Ооххх сЧ Рц Д ц О Х Х Х Оцц ццХХХ О ц ц ц ц Х Х Х О ММММХ ХХ Х Х Х Х Х Х Х Х Х Х ООООА О ООО О ОООО ц ООООц ООООМ 1 ю 1 1 ":)3 11- - 4 Х Х Х Х Х Х Х Х Х О т- СЧ М О 1 1 1 сЧ 3 1 1Х 1ос1 схт3 тг1 эЮ О О О О О О О О а О Я Дт-т-а О) Д-1 О 1 ццООО ццоао ММООО ООО О х 3 оа О О О Ы й т- О Оааццао ООО цыц ОО О а О ммО О 1 11 1а 11 1- 11 О 1Е131 Э 1а 1- О о О 1- О о ОХСЧМО Х МХ е ХО О ОМсЧ Э 1ХсЧХО 1 - м Х От О Оа О О О О а О ООООООООО ООООООООО ОООООСООО О О а О О С Ст О О Х СЧ М О т- т - О М СЧ О т - СЧ М 3. 1 11 Х 1 ОсЧ М 4 ОЪ 0 ЛСО ОаЮ Ъ 1Ф1 1 - 1" 1 1 1 4 О О О О О О Ц Д 1 ц Н ф Ф М ф 1 т- а О О О О О ц Д М ц М ц Л От 1 О О а О а а О сц ц а ц О ц а а 1 О О О О О О О ц ц О ц О ц О О 1 ооааааоммомомао1 1 0Ю Ы д -:Г И д ц н а а м о 1- О л л 1 ц Д тф. ц Д м сц О О л О 1 О ц Щ 1 ц ц ц О Сц ц О Сц О О О О 1 О ц ц ц 1 ц ц О ц ц О ц О О О О О МММММО ММО Ма О О О1 1 1 1 1 1 1,Р 1-3 0- Ы Д -. И Д ц Н а и Н ф- о л а ц Д - ц Д м 1 ц о ц ц Оо 1 ц Рц 1 ц О Р, ц о 1 ц о Сц 1 ц о О ц 3 ц О сц сц О ц сц О ц О ц ц оО ММОММОММО МОММО 1 1 1 1 1 1т т т 1 М 1 1 1 1 1 М 1 1 111 1 1 мсл 0 лсО О а - сч м-Ф сг 0 л сО 1 1 - СЧ СЧ СЧ СЧ СЧ СЧ -4 -Ф-4 -М. - - -4 Г 4 1