Устройство управления доступом к системной магистрали в двухпроцессорной системе

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 19) (11) в 4 С 06 Р 15/16 БРЕТЕ ТЕЛЬСТВУ ющих рои- по о 5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИ й АВТОРСКОМУ(54) УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМК СИСТЕМНОЙ МАГИСТРАЛИ В ДВУХПРОЦЕССОРНОЙ СИСТЕМЕ(57) Изобретение относится к вычислительной технике и позволяет повысить надежность вычислительной системы за счет перераспределения функций управления при отказе одного изпроцессоров. Периферийный процессор5 служит для опроса датчиков, подготовки данных для передачи в централь ный процессор 1, выдачи управля воздействий к исполнительным уст ствам. Периферийный процессор 5 окончании определенного участка пр граммы записывает данные в блок 1 оперативной памяти и выставляет сигнал "Флаг",по получении которого центральный процессор 1 захватывает внешнюю магистраль 11 и производит обмен данными. Работоспособность процессоров контролируется с помощью счетчиков времени. В случае отказа периферийного процессора 5 централЬ- ный процессор 1 блокирует периферийный процессор 5 и производит опрос датчиков и выдачу управляющих воздействий на исполнительные устройства, В случае отказа центрального процессора 1 периферийный процессорпроизводит аврийное выключение технологического оборудования, 2 ил.Изобретение относится к вычислительной технике и может быть использовано для построения надежных управляющих систем,5Цель изобретения - повышение надежности системы за счет перераспределения функций управления при отказах процессора.На Фиг.1 представлена структурная 10схема системы; на фиг.2 - функциональная схема устройства управлениядоступом.Система содержит первый (центральный) процессор 1, магистраль 2 первого процессора, первый шинный Формирователь 3, устройство 4 управлениядоступом, второй (периферийный) процессор 5, второй шинный Формирователь6, блок 7 оперативной памяти, таймер 208, регистр 9 адреса, дешифратор 10адреса, системную магистраль 11 иблок 12 согласования.Устройство 4 управления доступомсодержит (фиг.2) третий шинный формирователь 13, ключ 14, выполненный нашинком формирователе, элемент И 15,элемент И-НЕ 16, элемент НЕ 17, регистр 18 управления, триггер 19,счетчик 20, сдвиговый регистр 21, 30триггер 22, элемент НЕ 23, элементыИ-НЕ 24 и 25, два элемента И и элемент ИЛИ-НЕ, выполненные в виде элемента 2 И-ИЛИ-НЕ 26, и элемент И-НЕ 27..Устройство работает следующим об 1разом.Центральный процессор 1 при включении питания по магистрали 2 (всостав которой входят шины адресаданных и управляющих сигналов) вырабатывает сигнал начальной установки,который поступает через шинный Форьк"рователь 13 на вход сброса регистра18 управления и устанавливает его висходное состояние. Сигналом низкого 45уровня с выходов первого и второгоразрядов регистра 18 управления устанавливаются в исходное состояние сдвиговый регистр 21 и триггер 22. Сдвиговый регистр 21 приводит в исходное состояние периферийный процессор5. Шинные формирователи 3 и 6 закрыты. Процедура обмена данными по магистралям 2 и 11 соответствует процедуре обмена по магистрали "Электроника",Для контроля состояния процессора5 и схемы захвата магистрали в устрой.стве 4 процессор 1 выставляет сигнал"Ввод" (высокий уровень), которыйчерез элемент НЕ 17 открывает ключ14, который выдает соответствующиесигналы в магистраль 2,Чтобы захватить системную магистраль 11 при неработающем процессоре5,процессор 1 выдает сигналы "Сброс"(низкий уровень) и "Требование захвата магистрали" (высокий уровень).Для записи этих сигналов в регистр18 процессор 1 выставляет сигналы"Выбор устройства" и "Вывод" (высокие уровни), которые поступаютна входы элемента И 15. По положительному фронту сигнала с выходаэлемента И 15, поступающему на входсинхронизации регистра 18, в первыйи второй разряды последнего записываются сигналы "Сброс" и "Требованиезахвата магистрали" низким и высокимуровнем соответственно. На выходеэлемента НЕ 23 - высокий уровень,который поступает на первый входвторого элемента И элемента 2 И-ИЛИ-НЕ26, На втором входе второго элемента И элемента 2 И-ИЛИ-НЕ 26 - высокийуровень напряжения, который поступаетс,выхода второго разряда регистра 18управления. На выходе элемента2 И-ИЛИ-НЕ 26 - низкий уровень напряжения, который открывает первый шинный формирователь 3 и как сигнал"Готовность" поступает на соответствующий разряд ключа 14.Наличие сигнала "Готовность" навыходе ключа 14 свидетельствует озавершении процедуры захвата магистрали со стороны центрального процессора 1.При получении сигнала "Готовность"центральный процессор 1 по магистрали 2 через открытый первый шинныйформирователь 3 и магистраль 11 производит загрузку программного обеспечения, необходимого для функционирования периферийного процессора 5, вблок 7 оперативной памяти.Блок 7 оперативной памяти предназначен для хранения программ теставключения периферийного процессора5, опроса датчиков, выдачи управляющих воздействий к исполнительнымустройствам, для формирования файловданных для передачи в центральныйпроцессор 1, для хранения файловданных, получаемых от центральногопроцессора 1,. для передачи их к исполнительным устройствам, аварийно3 14 го выключения технологического оборудования.По окончании записи данных в блок 7 оперативной памяти центральный процессор снимает "Требование захвата магистрали" и выставляет сигнал "Пуск" на запуск периферийного .процессора 5. На выходах первого и второго разрядов регистра 18 .управления - высокий и низкий уровни соответственно.Сдвиговый регистр 21 служит для формирования процедуры начального пуска периферийного процессора 5, триггер 22, элемент НЕ 23, элементы И-НЕ 24 и 25 и элемент 2 И-ИЛИ-НЕ 26 служат для формирования сигналов захвата магистрали 11 центральным процессором 1 при работающем периферийном процессоре 5.Запуск периферийного процессора 5 производится следующим образом,При поступлении на вход синхронизации сдвигового регистра 21 положительного фронта синхрочастоты в первый разряд сдвигового регистра 21 с выхода первого разряда регистра 18 управления записывается высокий уровень. При поступлении иа вход синхронизации следующего положительного фронта синхрочастоты во второй разряд сдвигового регистра 21 записывается высокий уровень с выхода первого разряда сдвигового регистра 21. Выходы первого и второго разрядов сдвигового регистра 21 соединены с входами "Авария сетевого питания" (АСЬО) и "Авария источника питания" (ОСЛО) периферийного процессора 5. Последовательная выдача сигналов АСЬО и ЭСЬО высоким уровнем приводит к запуску, периферийного процессора 5. При поступлении на вход сброса сдвигового регистра 21 низкого уров- ня, т.е. выдаче сигнала ".Сброс" .от центрального процессора 1, сдвигоный регистр 21. обнуляется. При поступлении на входы АСЬО и ЭСЬО сигналон низкого уровня периферийный процессор 5 устанавливается в исходное состояние.Центральный процессор 1 может захватить магистраль 11 как при неработающем, так и работающем периферййном процессоре 5.При работающем периферийном процессоре 5 центральный процессор 1569664 5 10 15 20 25 30 35 40 45 50 55 захватывает внешнюю магистраль 11 следующим образом.Центральный процессор 1 записывает во нторой разряд регистра 18 управления сигнал высокого уроння, что является сигналом "Требование захвата магистрали" центральным процессоромТриггер 22 установлен внулевое состояние, на выходе элемента И-НЕ 25 - высокий уровень, на выходе элемента 2 И-ИЛИ-НЕ 26 - высокий уровень, первый шинный формирователь 3 закрыт.При поступлении на вход элемента И-НЕ 25 высокого уровня на его выходе - низкий уровень. Выход элемента И-НЕ 25 соединен с входом "Запрос назахват магистрали" (И 1 К) периферийного процессора 5, ныход элемента И-НЕ 24 соединен с входом "Подтверждение захвата магистрали"АСК ) процессора 5, вход установки триггера 22 соединен с выходом "Разрешение на захват магистрали" (ПМСО) процес- . сора 5.При поступлении на вход ЭМВ. периферийного процессора 5 сигнала низкого уровня периферийный процессор 5 выставляет сигнал ЭМСО низкого уровня и по входу. установки устанавлива-. ет триггер 22 в единичное состояние.На выходе элемента И-НЕ 24 форми" руется сигнал БАСК низкого уровня. Появление сигнала БАСК сообщает периферийному процессору 5 о захвате магистрали 11 центральным процессором 1. На выходе элемента 2 И-ИПИ-НЕ 26 - низкий уровень, поступающий как сигнал 1"отовность" на соответствующий вход ключа 14, первый шинный формирователь 3 открыт.Появление сигнала Готовность на выходе ключа 14 свидетельствует о завершении процедуры захвата магистрали 11 со стороны центрального процессора 1 и возможности обмена данными между центральным процессо- ром 1 и устройствами, подключенными к магистрали 11 через открытый шинный Формирователь 3.Периферийный процессор 5 может захватить внешнюю магистраль 11 выдачей сигнала "Занятость канала" (ВБУ), который поступает высоким уровнем на второй вход элементаИ-НЕ 27, выход которого соединен свходом "Выбор кристалла" второгошинного формирователя 6. Периферийный процессор 5 может захватить ма10 15 кам.и исполнительным устройствам и25 обратно, и сигналов, поступающих свыхода дешифратора 10 адреса.Данные о состоянии датчиков списываются периферийным процессором 5и записываются в блок 7 оперативной Зр памяти, По окончании опроса датчиковпериферийный процессор 5 обрабатываетполученные данные, производит формирование файла данных для последующейпередачи в центральный процессор 1 и35 выставляет сиг н алФлаг" . При получении этого сигнала центральный процессор 1 захватывает магистраль 11 исчитывает данные, подготовленные периферийным процессором 5 в блоке 7 40 оперативной памяти.Центральный процессор 1, обработав. полученные данныезахватывает магист-.раль 11 и записывает в блок 7 оперативной памяти. данные для выдачи уп- ,15 равляющих воздействий.По окончании записи данных центральным процессором 1 периферийныйпроцессор 5 считывает с блока 7 опе-.ративной памяти данные выдачи управ О ляющих воздействий, обрабатывает их й к, адресуя при помощи регистра 9 адреса и дешифратора 10 адреса испол"нительные устройства, выдает по магистрали 11 к исполнительным устрой 5 В ствам неОбходимые команды,5 14 гистраль 11 при отсутствии сигналов ПИК и БАСК. Кроме того, при сбросе периферийного процессора 5 возмож ность захвата магистрали периферийным процессором 5 блокируется выдачей сигнала низкого уровня с выхода первого разряда регистра 18 управления, поступающего на первый вход третьего элемента И-НЕ 27.Периферийный процессор 5 при снятии сигналов ПИК и БАСК выставляет сигнал ВБУ, открывает второй шинный формирователь 6 и считывает с блока.7 оперативной памяти данные, необходимые для выполнения очередного участка программы.Периферийный процессор 5 работает по тактам, временные характеристики которых определяются кодом уставки, периодически заносимой периферийным . процессором 5 в таймер 8.В случае успешного прохождения определенного участка программы периферийный процессор 5 записывает в регистр 9 адреса заранее выбранныйкод. Этот код, преобразованный дешифратором 10 адреса в импульс поло- жительной полярности, поступает на динамический вход установки тригге-ра 19 и устанавливает его в единичное состояние. Сигнал высокого уровня с выхода триггера 19 поступает как сигнал "Флаг" на соответствующий вход ключа 14. Центральный про-. цессор 1 считывает по магистрали 2 сигнал "Флаг". Выдача сигнала "Флаг" от периферийного процессора 5 свидетельствует об успешном окончании определенного участка програмМыеСброс сигнала "Флаг" производится при выдаче сигналов "Выбор устройства" и "Вывод" от центрального процессора 1 высоким уровнем. На первый и второй входы элемента И-НЕ 16 поступают сигналы "Выбор устройства и "Вывод", и если триггер 19 установлен в единичное состояние, то на всех трех входах элемента И-НЕ 16 - высокий уровень,на его выходе - низки уровень и триггер 19 по входу сброса устанавливается в нулевое состояние, т.е. сбрасывается сигнал "Флаг".При получении сигнала "Флаг" от периферийного процессора 5 и необходимости обмена данными с блоком 7 оперативной памяти центральный процессор 1 производит захват магистра 56966 6 ли 11 и обмен данными с блоком 7 оперативной памяти. По окончании обмена данными центральный процессор 1 снимает сигнал. Требование захвата магистрали приводит схему захвата магистрали (триггер 22, элеменчыИ-НЕ 24 и 25) в исходное состояние.В блоке 7 оперативной памяти хранятся программы опроса датчиков, обработки данных, .выдачи управляющих воздействий и т.д. Для опроса датчиков периферийный процессор 5 считнваетсоответствующую программу с блока 7оперативной памяти и по магистрали 11 записывает в регистр 9 адреса код адреса датчика. Этот код, преобразо- "ванный дешифратором 10 адреса, через блок 12 согласования поступает кдат 2 О чикам. Блок 12 согласования предназначендля согласования уровней сигналов,поступающих по магистрали 11 к датчи.: Затем цикл опроса датчиков, подготовки данных, вычисление, управляющих воздействий и их выдачи к исполнительным устройствам повторяется.ЗО пом введены сдвиговый регистр, четыреэлемента И-НЕ, элемент ИЛИ-НЕ, счетчик и ключ, выходы с первого по четвертый разрядов которого являютсявыходами Флаг р Готовность р Пусксброс" и "Требование захвата магистрали" устройства для подключения кмагистрали первого процессора, входтактирования устройства для подклю чения к магистрали первого процессора соединен. со счетчным входом счетчика, с входом тактирования сдвигового регистра и является выходом такти"рования устройства для подключения 45 к магистрали второго процессора, входы "Пуск-сброс", "Захват внешней магистрали", "Вывод" и "Начальная установка" устройства для подключения кмагистрали первого процессора соединены с первым и вторым разрядами информационного входа регистра управления,с первым входом третьего элемента Ии с входом сброса регистра управлениясоответственно, вход "Выбор устройст ва" устройства для подключения к магистрали первого процессора соединенс первыми входами третьего элемента Ии первого элемента. И-НЕ, вход "Ввод"устройства для подключения к магистраЦентральный процессор 1 контролирует работоспособность периферийного процессора 5 с помощью собственного счетчика времени. -Если периферийный процессор 5 не выставляет сигнал "Флаг" за определенное время, то центральный процессор 1 захватывает магистраль 11 и при наличии сигнала "Готовность" от периферийного процессора 5 производит перезапуск выполнявшейся задачи. При отсутствии сигнала "Готов". ность", что свидетельствует о неис- правности периферийного процессора 5, центральный процессор 1 выдает, сигнал "Сброс" записью низкого уровня в первый разряд регистра 18 управления и захватывает магистраль 11, так как на входах второго элемента И элемента 2 И-ИЛИ-НЕ 26 - высокий уровень.При отказе периферийного процессора 5 центральный процессор 1 принимает на себя функции опроса датчиков и выдачи управляющих воздействий к исполнительным устройствам, так как процедуры обмена по системной магистрали 2 и магистрали 11 одинаковы.Периферийный процессор 5 контролирует работоспособность центрального процессора 1 при помощи счетчика 20 который запускается при установке сигнала "Флаг" от периферийного процессора 5. Счетчик 20 приводится в исходное состояние при сбросе сигнала "Флаг" центральным процессором 1, т;е. установке триггера 19 в нулевое состояние. Емкость счетчика 20 устанавливается на максимально допустимое время ответа центральным процессором 1,на сигнал "Флаг". Если центральный процессор 1 эа определенное время не сбросит сигнал "Флаг" в устройстве 4 управления, то счетчик 20 переполняется и импулы переполнения отрицательной полярности поступает на вход "Запрос радиального прерывания" периферийного про цессора 5. По получении этого прерывания периферийный процессор 5 переходит на выполнение программы аварийного выключения технологического оборудования с выдачей сообщения об отказе процессора на пульт операто- ра 5 10 15 20 25 Формула изобретения Устройство управления доступом к .системной магистрали в двухпроцессорной системе, содержащее два двунаправленных шинных формирователя, блок управления доступом и блок оперативной памяти, вход-выход обмена которого соединен через системную магистраль с первыми информационными входами-выходами первого и второго двунаправленных шинных формирователей, вторые информационные входы- выходы которых являются первым и вторым входами-выходами устройства соответственно для подключения магистралей первого и второго процессоров, причем блок управления доступом содержит регистр управления, два триггера, три элемента И и два элемента НЕ, выход первого разряда регистра управления соединен с первым входом первого элемента И и через первый элемент НЕ с первым входом второго элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности системы за счет перераспределения функций управления при отказахпроцессора, в блок управления досту1456966 10динен с входом сброса первого триггера, выход которого соединен стретьим входом первого элементаИ-НЕ с разрядом "Флаг" информационЭного входа ключа и с входом сбросасчетчика, выход переполнения котоо рого является выходом "Запрос радиального прерывания" устройства для10 подключения к магистрали второгопроцессора, выход второго триггераподключен к вторым входам первогоэлемента И и второго элемента И-НЕ,вьгкод которого является выходом1 В "Подтверждение захвата магистралиустройства. для подключения к магистрали второго процессора и соединенс вторым входом третьего элементаИ-НЕ, выход которого является выходом "Запрос на захват магистрали"устройства для подключения к магистрали второго процессора, выходы первого и второго элементов И соединеныс входами элемента ИЛИ-НЕ, выход25 которого соецинен с разрядом "Готовность" информационного входа ключаи с входом "Выбор кристалла" первогошинного формирователя, вход "Выборкристалла" второго шинного формиро- - ЗО вателя соединен с выходом четвертого элемента И-НЕ, второй вход которого является входом "Занятость ка"нала" устройства для подключения кмагистрали второго процессора. ли первого процессора соединен с вторым входом первого элемента И-НЕ ичерез второй элемент задержки с управляющим входом. ключа, первый и второй разряды выхода сдвигового регистра являются выходами устройства дляподключения к входам "Авария сетевогпитания" и "Авария источника питаниявторого процессора соответственно,динамический вход установки первого1триггера и вход установки второготриггера являются входами устройствадля подключения к выходам "Заверше-.ние работы" и "Разрешение захватамагистрали" второго процессора соответственно, выход третьего элементаИ соединен с входом синхронизациирегистра управления, первый разрядвыхода которого соединен с разрядом"Пуск-сброс" информационного входаключа, с первым входом четвертогоэлемента И-НЕ., с входом сброса и первым разрядом информационного входасдвигового регистра, первый разрядвыхода которого соединен с вторымразрядом его информационного входа,второй разряд выхода регистра, управления соединен с входом. сброса второго триггера, с первыми входами второго и третьего элементов И-НЕ, свторым входом второго элемента И ис разрядом "Требование захвата магистрали" информационного входа ключа, Выход первого элемента И-НЕ соеУшак ставитель хред Й.Хо Редактор О,Юрковецкая Гунько ни оррект Тираж 667 митета по изобретениям н ква, Ж, Раушская наб.Заказ 7490/48 ВНИИПИ Государственного ко 113035, Иоодписное при ГКНТ СС открыт , д. 4 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектн