Устройство для распределения заданий процессорам

Номер патента: 1444770

Авторы: Ручка, Тимонькин, Ткаченко, Харченко

ZIP архив

Текст

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 46А.Ручкченко льство СССР 9/46, 1984. ство СССР 9/46, 1984. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯЗАДАНИЙ ПРОЦЕССОРАИ(57) Изобретение относится к автоматике и вычислительной технике, аименно к приоритетным устройствам дляраспределения заданий процессорам, ипредназначено для использования в высокопроизводительных многопроцессорных и многомашинных вычислительных 801444770511 4 С 06 Р 9/46 системах. Цель изобретения - повыше,ние достоверности функционированияпутем контроля соответствия загрузкипроцессоров их производительности.Устройство для распределения заданийпроцессорам содержит блок памяти,три группы элементов И, счетчик, группу мультиплексоров, группу счетчиков,две группы триггеров, регистр, узелприоритета, группу элементов ИЛИ, генератор импульсов, элемент РАВНОЗНАЧНОСТЬ, шесть элементов И, элементзадержки, формирователь импульсов,два триггера, два элемента ИЛИ, элемент ИЛИ-НЕ, Устройство контролируетсостояние процессорных модулей, отказавший процессорный модуль регистрируется, а задание распределяется надругой, наименее загруженный процессор, 1 ил.Изобретение относится к автоматикеи вычислительной технике, а именнок приоритетным устройствам для распределения заданий процессорам, ипредназначено для использования в высокопроизводительных многопроцессорных и многомашинных вычислительных иуправляющих системах,Цель изобретения - повышение досто верности функционирования устройствапутем контроля соответствия загрузкипроцессоров их производительности,На чертеже изображена функциональная схема предлагаемого устройства. 15Устройство содержит первую групуэлементов И 1, блок 2 памяти, группусигнальных входов 3. - 3"Отказ"процессора, узел 4 приоритета, группусчетчиков 5, вход 6 кода задания, за красный вход 7, вход 8 пуска, вход 9сброса, кодовый выход 10 запрашиваемой функции, группу. входов 11, - 11признака выполнения задания, группу.сигнальных выходов 12-12, .группу 25триггеров 13, группу элементов ИЛИ-НЕ14, группу мультиплексоров 15, регистр 16, счетчик 17, элемент 18 задержки, генератор 19 тактовых импульсов, Формирователь 20 импульсов, триг геры 21 и 22, группы элементов И 23и 24, группу триггеров 25, элементИЛИ-НЗ 26, элементы ИЛИ 27 и 28, элементы И 29 - 34, сигнальный выход 35,сигнальный выход 36 занятости, сиг"нальный выход 37 и элемент РАВНОЗНАЧ".НОСТЬ 38,Устройство работает следующим образом.Перед началам работы подачей нулевого импульсного сигнала на вход 9устройство переводится в исходноесостояние. При этом триггеры 21 и 22,триггеры 25 группы, а также счетчики 5 группы пеРеводятся в нулевое 45состояние. На сигнальных выходах 35 -37, а также на выходах 12 группы -нулевые уровни сигналов. Нулевой уровень сигнала на прямом выходе триггера 22 индицирует состояние "Свободно"устройства и запрещает прохождениетактовых импульсов через элементы И30, И 32 и И 33.Подачей единичного импульса навход 8 триггер 21 переводится в единичное состояние ( работа ) и высоким11 И 55уровнем сигнала на прямом выходе разрешает работу генератора 19 тактовыхимпульсов. Синхроимпульсы проходят через элементы И 31 и ИЛИ 28 на синхровходы триггеров 25 группы и опрашивают группу входов 3 "Отказ" процессора устройства, а также поступают на синхровход триггера 22 и контролируют приход сигнала "Запрос" на вход 7 устройства.Управляющий монитор системы устанавливает на входах 6 устройства код запрашиваемой Функции. На выход блока 2 памяти выдается содержимое некой строки, при этом разряды, содержащие "1", соответствуют процессорам, способным выполнить запрашиваемую Функцию. Через время, определяемое быстродействием блока 2 памяти, управляющий монитор устанавливает единичный потенциальный сигнал "Запрос" на вход 7 устройства. По отрицательному фронту очередного синхроимпульса триггер 22 переводится в единичное состояние и высоким уровнем сигнала разрешает прохождение тактовых импульсов через элементы И 30, И 32 и И 33. Единичный сигнал спрямого выхода триггера 22 поступает также на сигнальный выход 36 устройства состояние "Занято" устройства и на вход Формирователя 20 импульсов. По импульсному сигналу с выхода формирователя 20 импульсов счетчик 17 обнуляется, а в триггеры 13 группы заносится с выхода блока 2 памяти информация о процессорах, способных выполнить запрашиваемую функцию. При этом, если процессор неработоспособен (нулевой сигнал на инверсном выходе соответствующего триггера 25 группы) или очередь задания его переполнена (нулевой сигндл на выход переноса соответствующего счетчика 5 группы) и распределение на него нового задания может привести к потере последнего, то информация . о таком процессоре не заносится в соответствующий триггер 13 группы и он не участвует в распределении запроса. Одновременно управляющий монитор, получив ат устройства сигнал "Занято", снимает сигнал "Запрос" с входа 7 устройства, но не снимает код запрашиваемой функции с входов 6 устройства.Если на данной момент нет процессоров, способных выполнить запраши" ваемую функцию, то. на выходе элемента ИЛИ-НЕ 26 Формируется единичный сигнал, По очередному импульсу на выходе элемента И 33 формируется им з 14447 пульсный сигнал, который поступает на сигнальный выход 37 устройства в виде команды "Отказ по функции", а также через элемент ИЛИ 28 поступает на синхровход триггера 22 и переводит5 его в нулевое состояние (состояние "Свободно" ) устройства, Управляющий монитор, получив сигнал "Свободно", снимает код запрашиваемой функции с входов 6 устройства. Через некоторое время может быть проведена повторная попытка распределить данный запрос,Если есть процессоры, способные выполнить запрашиваемую функцию, то ну левой сигнал с выхода элемента ИЛИ-НЕ 26 запрещает прохождение синхроимпульса через элемент И 33 и с приходом очередного синхроимйульса начинается процесс распределения запроса на наименее загруженный процессор. Распределение ведется следующим образом. По синхроимпульсам с помощью счетчика 17 формируется последовательность номеров разрядов счетчиков 5 группы, начиная со старших, Первое совпадение единичных значений триггера 13 группы и разряда соответствующего счетчика 5 группы свидетельствует об обнаружении наиболее загруженного процессора из числа способных выполнять запрашиваемую функцию (может быть несколько . одинаково загруженных процессоров). На выходе элемента ИЛИ 2 при этом формируется единичный сигнал, который35 разрешает прохождение синхроимпульсов через элемент И 32. По очередному синхроимпульсу на выходе элемента И 32 формируется.импульснык сиг- . - нал, по отрицательному фронту которого в регистре 16 запоминается состояние триггеров 13 группы, а задержанным на элементе 18 задержки передним фронтом этого сигнала триггер, соответствующий наиболее загруженному 45 процессору, сбрасывается в нуль. Если при этом есть менее загруженные процессоры (нулевой сигнал на выходеэлемента ИЛИ-НЕ 26), то процесс распределения запроса продолжается дотех пор, пока после очередной опера- ции сравнения и сброса все триггеры13 группы не установятся в нулевое состояние. На выходе элемента РАВНОЗНАЧНОСТЬ 38 сформируется единичный разрешающий сигнал..При этом в регистре 16 фиксируются в унитарном коде номера наименеезагруженных процессоров,. Очередной 704тактовый импульс проходит через элементы И 30 и И 34 и Формирует команду "Принять код" на выбранный с помощью узла приоритета одИн процессор из числа наименее загруженных. По этой команде выбранный процессор принимает код запрашиваемый Функции. Одновременно синхроимпульс проходит через элемент ИЛИ 28 на синхровход триггера 22 и переводит его в нулевое состояние (состояние "Свободно" устройства). Управляющий монитор, получив сигнал "Свободно", снимает со входов 6 устройства код запрашиваемой функции.В случае, если среди выбранных процессоров есть процессор, очередь задач которого пуста, то отрабатывает. ся следующая процедура, Поскольку все разряды соответствующего счетчика 5 имеют нулевые значения, то сравнение не происходит и на выходе элементов ИЛИ 27, ИЛИ-НЕ 26 и РАВНОЗНАЧНОСТЬ 38 сохраняются нулевые уровни сигналов, запрешающие прохождение тактовых импульсов через элементы И 32 - 34, По очередному синхроимпульсу на выходе переноса счетчика 17 сформируется сигнал переноса нулевого уровня, который вызывает появление единичных сигналов, на выходах элементов ИЛИ 27 и РАВНОЗНАЧНОСТЬ 38. Очередной тактовый импульс проходит через элемент И 32 и фиксирует в регистре 16 номер свободного процессора (или процессоРов). Очередной тактовый импульс проходит через элемент И 34 и формирует команду "Принять код" на выбранный с помощью узла 4 приоритета процессор, поступает через элемент ИЛИ 28 на синхровход триггера 22 и переводит его в нулевое состояние (состояние "Свободно" устройства), а также поступает на инкрементирующий вход счетчика 17 и снимает сигнал переноса с выхода счетчика. Выбранный процессор по команде принимает с сис темной магистрали код запрашиваемой функции, а управляющий монитор, получив от устройства сигнал "Свободно", снимает код запрашиваемой функции с входов 6 устройства.В дальнейшем устройство работает аналогично вьшеописанному.Формула изобретения Устройство для распределения заданий процессорам, содержащее блокпамяти, узел приоритета, группу реверсивных счетчиков, первую группуэлементов И, первую группу триггеров,группу мультиплексоров, счетчик, элемент задержки, генератор тактовых импульсов, при этом вход кода заданияустройства соединен с адресным входом блока памяти, выходы узла приоритета соединены с первыми входами соответствующих элементов И первойгруппы, информационный выход счетчика соединен с адресными входами мультиплексоров группы, входы признакавыполнения задания устройства соедииены с вычитающими входами соответствующих счетчиков группы, информационные выходы счетчиков группы соединеныс информационными входами соответствующих муЛьтиплексоров группы, о т - 20л и ч а ю щ е е с я тем, что, с целью повышения достоверности,функционирования путем контроля соответствиязагрузки процессоров их производительности, оно дополнительно содержит 25вторую группу триггеров, вторую итретью группы элементов И, регистр,первый и второй элементы ИЛИ, группуэлементов ИЛИ-НЕ, первый - шестой элементы И, формирователь импульсов, ЗОэлементы РАВНОЗНАЧНОСТЬ, элемент ИЛИНЕ, первый и второй триггеры, причемвыходы элементов И первой группы яв"ляются группой сигнальных выходов устройства и соединены с вычитающимивходами соответствующих счетчиковгруппы, выходы переполнения счетчиковгруппы соединены с первыми входамисоответствующих элементов И второйгруппы, информационные выходы блокапамяти соединены с вторыми входами1Соответствующих элементов И второйгруппы выходы которых соединены синформационными входами соответствующих триггеров первой группы, прямые выходы которых соединены с входа- "ми элемента ИЛИ-НЕ, а также с информационным входом регистра, выходыкоторого соединены с входами узлаприоритета, инверсные выходы триггеров первой группы соединены с первыми входами соответствующих элементов ИЛИ-НЕ группы, выходы мультиплексоров группы соединены с вторыми входами соответствующих элементов ИЛИНЕ группы, выходы которых соециненыс первыми входами соответствующихэлементов И третьей группы и прямымивходами первого элемента ИЛИ, кажцый вход группы входов "Отказ" процессора устройства соединен с информационным входом соответствующего триггера второй группы, прямые выходы которых соединены с входами первого элемента И, выход которого является первым-. сигнальным выходом устройства, инверсные выходы триггеров второй группы соединены с третьими входами соответствующих элементов И второй группы, вход сброса устройства соединен с нулевыми входами первого и второго триггеров, с нулевыми входами триггеров второй группы, а также с входами сброса счетчиков группы, вход пуска устройства соединен с единичным входом первого триггера; прямой выход которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов И, второй выход генератора тактовых импульсов соединен с первыми входами четвертого и пятого элементов И, прямой выход второго триггера является выходом занятости устройства и соединен с вторыми входами второго, четвертого и пятого элементов И, а такжеф с входом формирователя импульсов, выход,которого соединен с синхровходами триггеров первой группы и входом сброса счетчика, запросный вход устройства соединен.с информационным входом второго триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход элемента ИЛИ-НЕ соединен с третьим входом пятого элемента И и первым входом элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом шестого элемента И, выход второго элемента И соединен с вторым входом шестого элемента И и вычитающим входом счетчика, выход переноса счетчика соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ и инверсным входом первого элемента ИЛИ, выход которого соединен с третьим входом четвертого элемента И, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, выход четвертого элемента И соединен с синхровходом регистра, а также через элемент задержки - с вторыми входами элементов И третьей группы, выходы которых соединены с нулевыми входами соответствующих триггеров первой группы, выход пятого элемента И является вторым сигнальным вы7 1444770 8ходом устройства и соединен с вторым дом второго триггера, выход шестоговходом второго элемента ИЛИ, выход элемента И соединен с вторыми входакоторого соединен с синхровходами ми элементов И первой группы и третьтриггеров второй группы и синхровхо- им входом второ-.о элемента .1 ШИ,ставитель И.Сорочанхред Л Олийнык дактор А.Ревин. ектор И.Шароши акаэ 6482/4 Тираж 704 п 113035Прои твенно-полигра ское предприятие, г. Узг ул. Проектна Государствеелам изубрет сква, Ж,Подписноеого комитета СССРий и открытийаушская иаб., д. 4/5

Смотреть

Заявка

4290029, 27.07.1987

ХАРЬКОВСКОЕ ВЫСШЕЕ ВОЕННОЕ КОМАНДНО-ИНЖЕНЕРНОЕ УЧИЛИЩЕ РАКЕТНЫХ ВОЙСК ИМ. МАРШАЛА СОВЕТСКОГО СОЮЗА КРЫЛОВА Н. И

ТИМОНЬКИН ГРИГОРИЙ НИКОЛАЕВИЧ, РУЧКА ИГОРЬ АНАТОЛЬЕВИЧ, ТКАЧЕНКО СЕРГЕЙ НИКОЛАЕВИЧ, ХАРЧЕНКО ВЯЧЕСЛАВ СЕРГЕЕВИЧ

МПК / Метки

МПК: G06F 9/50

Метки: заданий, процессорам, распределения

Опубликовано: 15.12.1988

Код ссылки

<a href="https://patents.su/5-1444770-ustrojjstvo-dlya-raspredeleniya-zadanijj-processoram.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для распределения заданий процессорам</a>

Похожие патенты