Устройство для умножения

.801427 52 51)4 С 0 ОПИСАНИЕ ИЗОБРЕТ АВТОРСКОМУ СВИДЕТЕЛЬСТВУЯ ческии инс й Октябрьс ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССУ 451079, кл. 6 06 Р 7/52, 1973.Авторское свидетельство СССРУ 603989, кл, 6 06 Р 7/52, 1978.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ(57) Изобретение относится к вычислительной технике и может быть использо"вано в цифровых вычислительных маший нах и устройствах. Цель изобретенияповышение достоверности работы заснет обеспечения функциональногоконтроля устройства. Устройство содержит сумматор 1 сомножителей, ре- .гистр 2 множимого, регистр 3 результата, сумматор 4 результата, группу5 мультиплексоров, регистр 6 множителя, регистр 7 константы, регистр 8142736сдвига, счетчик 9, мультиплексоры10-12, блок 13 анализа и контроля,элементы И 14-17, элементы НЕ 18,19,триггер 20, элемент И 21, элементыИЛИ 22, 23, элементы И 24-26, входы27-29 тактирующих сигналов, входы30-33 цифр множителя и множимого,1выходы 34, 35 цифр результата, выход36 сигнала ошибки. Устройство функционирует в избыточной двоичнойсистеме счисления с цифрами.1 ф 0 1Чередование цифр результата выполняется по строгим правилам. 2 ил.1Изобретение относится к вычислительной технике и может быть исполь зовано в цифровых вычислительных машинах и устройствах.Цель изобретения - повышение достоверности работы за счет обеспечения функционального контроля устройства умножения.На фиг. 1 представлена структурная схема устройства для умножения; на фиг. 2 .- пример функциональной схемы блока анализа и контроля,Устройство содержит сумматор 1 сомножителей,.регистр 2 множимого, регистр 3 результата, сумматор 4 результата, группу мультиплексоров 5, регистр 6 множителя, регистр 7 константы, регистр 8 сдвига, счетчик 9, мультиплексоры 10"12, блок 13 анализа и контроля, элементы И 14-17, элементы НЕ 18,19, триггер 20, элемент И 21, элементы ИЛИ 22, 23, элементы И 24-26, вход 27 первого тактирующего сигнала Т, вход 28 второго тактирующего сигнала Т, вход 29 третьего тактирующего сигнала Т, вход1 30 положительной цифры множителя В вход 31 отрицательной цифры множителя Ввход 32 положительной цифры множимого а, вход 33 отрицательной цифры множимого а выход 34 положиЭю + тельной цифры результата Е , выход 35 отрицательной цифры результата 2 выход 36 сигнала ошибки.Входной информацией в -ом такте для блока 13 являются три разряда регистра 3 п.+1)-ый, (п+2)-ый,(п-.+3)-ый, считая, что етарший разряд слева имеет номер О). Обозначим их Х, Х , Хз, соответственно.: Выходная информация поступает на выходы 34, 35, 36, обозначим ее У, У , У соответственно. Тогда функции можно выразить через Х, Х, Хз в общемвиде:у=х(х,х,чх х,);, = х(Х, х,чх;х );чЪь = , г,.л, 1 ЛБлок 13 (фиг, 2) может, например,содержать элементы И 37, 38, ИЛИ 39,И 40, 41, триггеры 42, 43, элементыИ 44, 45, ИЛИ 46.Устройство умножения функционирует в избыточной двоичной системе счисления с цифрами 1,0-1, Для получения очередной -ой цифры результата Е А В 2", где р2 используются формулы-1, если -3 2 (Н,-2",где а Ь; - очередные цифры операндов; К, - остаток, формируемый на каждом 1-ом шаге; А, В- исходные аргументы, содержащиестарших разрядов; И; - промежуточная переменная; Е 1, - очередная цифра результата. Приэтом= 1 п+р К, а началь ными являются значения К, = О, А, =Во Е о = О. Использование приве-денных алгоритмов в избыточной знако.разрядйой системе счисления налагаетограничения на форму результата, Че редование цифр результата выполняется по строгим правилам. За положительной цифрой 1 может следовать цифра -1 и наоборот. При этом между ними может10 в находиться любое числое нулей. Однакомежду одинаковыми значащими (отличны 1ми от нуля) цифрами не может бытьмнее К=(Р - 3) нулей, Например,при Р = 4 результат может иметь вид101011110101, и не может быть получен в форме 11001100111 , если устройство функционирует правильно.Работа устройства заключается вследующем,В исходном состоянии в регистрах6, 2, 3, триггере 20, в счетчике 9 записаны нули, в регистре 8 в младшем разряде записана "1", в регистре 7 записаны все единицы. Будем считать, что к началу каждого д-ого цикла ( = 1,2.и+рК) на входных кодовых шинах появляются очередные -ые разряды множителя и множимого, 20 начиная со старших разрядов, в реги" стре сдвига 8 "1" находится в 1-ом разряде (при 1 ( п), Кроме того, в . каждом цикле на 27, 28, 29 поступают последовательно тактирующие сигналы 25 соответственно Т, Т, Т . Множимое имножитель представляются на входных шинах в избыточном коде с цифрами 1, -1,0, При этом "1" в очередном разряде сомножителя кодируется еди- З 0 нчным сигналом на входах 30 или 32, "-1" - единичным сигналом на входах 31 и 33, а "0" кодируется нулевыми сигналами (отсутствием сигналов) на обоих входах, представляющих данный сомножитель, Произведение также формируется в избыточном коде последовательно со старших разрядов. Требуемая точность результата определяетсячислом циклов К (К ) р 1 оИ )ю 40 где р - задержка устройства в циклах;Ь - допустимая погрешность.Рассмотрим работу устройства при( и. Сигнал Т по входу 27 поступает на вход управления выдачей пря.мого кода и приема кода регистра 6 через элемент И 16 при очередной цифре множимого, равной "-1", а через элементы ИЛИ 23 и на вход управления приемом кода регистра 3, а также на управляющие входы элементов И 14 и 16, Если очередная цифра множителя равна 1, то единичный сигнал через элемент И 14 проходит к входу управления выдачей .прямого кода регистра 2, Код с регистра 2 подается на сумматор 4, где суммируется с содержанием регистра 3, причем результат операции записывается в этот же регистр 3,0 дновременно с этим единичный сигналс входа 30 записывается в младший разряд регистра 6, на вход управлениясдвигом которого поступает сигнал сэлемента НЕ 18, Если очередная цифрамножителя равна "-1", то единичныйсигнал с входа 31 через элемент И 16проходит к входу управления выдачейобратного кода регистра 2, на первыевходы (Р+3) старших разрядов сумматора 4, через элемент ИЛИ 22 на вход переноса младшего разряда того жесумматора 4 для преобразования выданного с регистра 2 обратного кода вдополйительный, который в сумматоре 4суммируется с кодом из регистра 3 ирезультат записывается в регистр 3,Кроме того, единичный сигнал с входа31 через элемент И 16 и ИЛИ 22 поступает на вход управления выдачей прямого кода регистра 7, который суммируется с содержимым регистра 6 сдвинутым на один разряд влево путем соответствующей коммутации выходов регистров 6 и входов сумматора 1, и результат суммирования запоминается регистре 6. Таким образом, осуществляется прибавление "-1" и д-ому разряду кода множителя, Если очереднаяцифра множителя "0, то содержимоерегистра 3 не изменяется, а содержимое регистра 6 сдвигается на 1 разряд влево и в младший разряд заносится0. После окончания действия сигнала Т на входе 28 появляется сигнал Т,который поступает на управляющие входы элементов И 15 и 17, а через элементы ИЛИ 23 на вход управления приемом кода регистра 3, Если очереднаяцифра множимого равна "1", то единичный сигнал через элемент И 15 проходит к входу управления выдачей прямого кода регистра 6, Код с регистра 6 подается на сумматор 4, где суммируется с содержимым регистра 3, причем результат операции записывается в этот же регистр 3. Одновременно с этим единичный сигнал с входа 32 записывается в младший разряд регистра 2, на вход управления сдвигом которого поступает сигнал с элементаНЕ 19, Если очередная цифра множимого равна "-1", то единичный сигналс входа 33 через элемент И 17 проходит к входу управления выдачей обратного кода регистра 6, на вторые входы (Р+3) старших разрядов сумматора 4, через. элемент ИЛИ 22 на вход пере 1427361носа младших разрядов того же сум-матора для преобразования вьданногос регистра 6 обратного кода в дополнительный. Этот код суммируется всумматоре 4 с кодом из регистра 3 ирезультат записывается в регистр 3,Кроме того, единичный сигнал с. входа31 через элементыИ 17 и ИЛИ 22 поступает на вход управления вьдачей прямого кода регистра 7, который суммируется с содержимым регистра 2, сдвинутым на один разряд влево путемсоответствующей коммутации вьподоврегистра 2 и входов сумматора 1, и 15результат суммирования запоминаетсяв регистр 2, Таким образом, осуществляется прибавление "-1" к -омуразряду када множимаго Если очередная цифра множимого О, то содержимое 20регистра 3 не изменяется, а содержимое регистра 2 сдвигается на одинразряд влево и в младший разряд заносится "0", При наличии сигналов Тили Т группа мультиплексоров 5 пропускает, информацию с вьподов сумматора 4 на входы регистра 3 беэпреобразования. По тактирующемусигналу Т 1 происходит сдвиг на одинразряд влево кода в регистре 8 и 30код на 1-ом шаге будет равен весу "1.После окончания действия сигналаТ на входе 29 появляется сигнал Ть,который поступает на управляющиевходы группы мультиплексоров 5 и кодс выходов сумматора 4 поступает навходы регистра формирования результата 3 со сдвигом на два разряда влево, Сигнал Ть через элементы И 21 иИЛИ 23 поступает на вход управления 4 Оприемами кода регистра 3, а такжечерез элемент И 21 поступает на входсчетчика 9 и на тактовый вход блока 13,Код со счетчика 9 поступает науправляющие входы мультиплексоров10, 11, 12, которые пропускают вблок 13 на 1-ом такте (п-х+1)-ый,(и+2)-ый, (п.+3)-ый разрядырегистра 3 соответственно. Блок 13вьдает на выходы 35,34 значения очередной цифры результата. Если Е1,то единичный сигнал через элементИ 25 проходит к входу управлениявьдачей прямого кода регистра 8, кодс весом 1 для 1-ого такта поступает на вход сумматора 4, где суммируется с содержанием регистра 3, результат записывается в тот же регистр 3 со сдвигом на два разряда влево с помощью группы муцьтиплексоров 5. Если Е; = 1, то единичный сигнал через элемент И 26 проходит к входу управления выдачей обратного кода регистра 8, к входу переноса младшего разряда сумматора 4 через элемент ИЛИ 22 для вычитания иэ кода регистра 3 в -ом такте 1, Результат с сумматора 4 через группу мультиплексоров 5 записывается со сдвигом на два разряда влево в регистр 3. Если очередная цифра результата "01,то код с регистра 3 проходит через сумматор 4 и группу мультиплексоров 5, сдвигаясь на два разряда влевоЕслип, то работа устройства не изменяется при появлении сигналов Т и Т, Триггер 20 устанавливается в "1" и при появлении сигнала Т 1 единичный сигнал через элемент И 24 посТупает на вход управления сдвигом регистра 3, причем в первый разряд регистра 3 сдвиг происходит иэ третьего разряда того же регистра 3, Таким образом, осуществляется нахождение остатка К,. Так как код на выходе счетчика 9 не изменяется, то мультиплексоры 10, 11, 12 будут пропускать в блок 13 три старших разряда. На выходе блока 13 будут формироваться очередные разряды произведения,Блок 13 работает следующим образом. В 1.-ом такте элементы И 37, 38-40, 41 и ИЛИ 39 формирует. очередную цифру результата по следующему правилу, Цифра результата равна 0, "1", если содержимое трех анализируемых разрядов сумматора 4 равно "001" или "010", "-1", если содержимое трех старших разрядов равно "110" или "101", "0" - в остальных случаях. Цифры результата поступают на выходы 34, 35, Цепочка; триггер 42, элемент И 44 обнаруживает комбинацию цифр "11" в коде результата, Цепочка: триггер 43, элемент И 45 обнаруживает комбинацию "11". В случае обнаружения ошибочной комбинации ("11" или "11") сигналы с элементов И 44, 45 поступают на элемент ИЛИ 46, выход которого является выходом 36 ошибки.В устройстве происходит обнаруже 1 11 ние к он стат ных неисправностей ( 1 или " 0" ) в любом блоке , участвующем в формировании результата , Отказы в схеме контроля и схемах управления также будут э афик сир ов аны , так к акнарушится разрешенный порядок следования цифр результата,Ф о р м у л а и.з о б р е т е н и я5Устройство для умножения, содержащее регистр множимого, регистр мно-. жителя, сумматор результата, сумматор сомножителей, регистр результата, щ регистр сдвига, элементы И, причем выходы разрядов регистров множимого и множителя подключены соответственно :к первым и вторым входам соответствующих разрядов сумматора результата, 15 третьи входы которых подключены к выходам соответствующих разрядов регистра результата, первые и вторые входы разрядов сумматора сомножителей подключены к выходам разрядов соответст О венно регистров множимого и множителя, выходы разрядов сумматора сомножителей подключены к входам разрядов регистров множителя и множимого, о т - л и ч а ю щ е е с я тем, что, с 25 целью повышения достоверности работы устройства за счет обеспечения функционального контроля устройства, в него введены регистр константы, три мультиплексора, группа мультиплексоров, триггер, счетчик, блок анализа и контроля, элементы ИЛИ, НЕ, причем третьи входы разрядов сумматора сомножителей соединены с выходами раз" рядов регистра константы, вход управления выдачей прямого кода которого соедииен с входом переноса младшего разряда сумматора результата и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом пер О вого элемента И и с входом управления выдачей обратного кода регистра сдвига, выходы разрядов которого соединены с третьими входами соответствующих Разрядов сумматора Результата р пеРВые 45 и вторые входы (Р+3)-х старших разря- . дов сумматора результата (Р - задержка получения разряда результата) соединены с выходами второго и третьего элементов И соответственно и с вторым и третьим входами первого элемента ИЛИ соответственно, выходы разрядов сумматора результата соединены с информационными входами мультиплек- сорОВ группы р ВыхОды которых соедине ны с входами разрядов регистра результата соответственно, вход управления приемом кода которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с входом счетчика и с выходом четвертого элементаИ, первый вход которого соединен синверсным выходом триггера, прямойвыход которого соединен с первымвходом пятого элемента И, выход которого соединен с входом управлениясдвигом регистра результата, выходыразрядов которого соединены с информационными входами первого, второгои третьего мультиплексоров, управляющие входы которых соединены с выходами разрядов счетчика, а выходыэтих мультиплексоров соединены с информационными входами блока анализаи контроля, первый выход которогосоединен с первым входом шестого элемента И и является выходом положительной цифры результата устройства,второй выход соединен с первым входомвторого элемента И и является выходом отрицательной цифры результатаустройства, третий выход блока анализа и контроля является выходом сигнала ошибки устройства, вход первоготактирующего сигнала устройства соединен с входом управления выдачей информации регистра множимого, с первыми входами седьмого и второго элементов И, третьим выходом второго элемента ИЛИ, Входом управления сдвигомрегистра сдвига, выход (и+2)-го разряда которого соединен с единичнымвходом триггера, вход второго тактирующего сигнала устройства соединенс вхоДом управления выдачей информации регистра множителя, первыми входами восьмого и третьего элементовИ, вторым входом второго элементаИЛИ, вход третьего тактирующегосигнала устройства соединен с управляющими входами мультиплексоровгруппы, вторыми входами шестого,первого, пятого и четвертого элементовИ, тактовым Входом блока анализа иконтроля, выход седьмого элемента Исоединен с входом управления выдачейпрямого кода регистра множимого,входуправления выдачей обратного кодакоторого соедийен с выходом второгоэлемента И, входом первого элементаНЕ, входом управления приемом кодарегистра множителя, вход управлениявыдачей обратного кода которого соединен с выходом третьего элемента И,входом второго элемента НЕ, входомуправления приемом кода регистра множимого, вход управления сдвигом кото14273 б 1 РТС ПЯ Составитель А. Клюев Техред Л.Сердюковактор С. Шекм тор М. Тово Тираж 704 ВНИИПИ Государственно по делам иэобретен 113035, Москва, Ж, РаПодписноеомитета СССРоткрытий 53 45 к 5 кая наб;,твенно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рого соединен с выходом второго, элемента НЕ, выход восьмого элемента И соединен с входом удавления выдачей прямого кода регистра мно 5 жителя, вход управления сдвигом которого соединен с выходом. первого элемента НЕ, второй вход седьмого элемента И соединен с информационным входом регистра множителя и является входом положительной цифры множителя 1 Оустройства, второй вход восьмого элемента И соединен с информационным входом регистра множимого и является входом положительной цифры множимого устройства, второй вход второго элемента И является входом отрицательной цифры множителя устройства, второй вход третьего элемента И является входом отрицательной цифры множимого устройства.