Устройство для вычисления тригонометрических функций с плавающей запятой

(19 54 04 С 06 ПИСАНИЕ ИЗОБРЕТЕНИЯ ДЛЯ ВЫЧИСЛЕНИЯ ТРИГОКЦИЙ С ПЛАВАЮЩЕЙ еский ычисть ис еализаов в спевующихинах. выше СР 98 реализао метоЮ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ТОРСНОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится клительной технике и может бьпользоьано для аппаратурнойции тригонометрических функцциализированных быстродейстцифровых вычислительных машЦелью изобретения является иточности вычислений за счет ции таблично-алгоритмическо1425661 да вычислений. Устройство содержитвход 1 первого аргумента, входнойрегистр 2 аргумента, вход 3 второгоаргумента, входной регистр 4 порядка,сдвигатель 5, блоки памяти значенийФункции 6,.1, 6.2, 6.3, 6.4 группыблоков памяти 6, первый коммутатор7, схему сравнения 8, элементы И 9первой группы, элементы И 10 второйгруппы, блок 11 управления, тактовый вход 12, выход 13 готовности,Изобретение относи 7 ся к вычислительной технике и может быть использовано для аппаратурной реализации тригонометрических функций в специа лизированных быстродействующих цифровых вычислительных машинах,Целью изобретения является повышение точности вычислений за счет реализации таблично-алгоритмического метода вычислений. На фиг. 1 представлена функциональная схема устройства; на фиг. 2- пример реализации схемы сравнения; , на фиг, 3 " то же блока нормализа, ции; на фиг. 4 - то же, блока управления. фУстройство содержит вход 1 первого аргумента, входной регистр 2 аргумента, вход 3 второго аргумента, входной регистр 4 порядка, сдвигатель 5, блоки памяти значений функций 6.1 - 6.4 группы блоков 6 памяти, первый коммутатор 7 схема 8 сравнения, элементы И 9 первой группы, элементы И 10 второй группы, блок 11 управления, тактовый вход 1.2, выход 13 готовности, второй коммутатор 14, третий коммутатор 15, блок 16 адресуемых регистров, умножитель 17, первый сумматор 18, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 19 группы, первый выходной регистр 20, блок 21 нормализации, второй выходной регистр 22, второй сумматор 23, третий выходной регистр 24, первый выход 25 результата, второй Выход 26 результата, третий выход 27 результата, четвертый выход 28 результата. второй коммутатор 14, третий коммутатор 15, блок 16 адресуемых регистров, умножитель 17, первый сумматор18, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 19 группы, первый выходной регистр 20,блок нормализации 2 1, второй выходной регистр 22, второй сумматор 23,третий выходной регистр 24, первый,второй, третий, четвертый выходы25, 26, 27, 28 результата соответственно. 4 ил. Схема 8 сравнения содержит первый элемент И 29, первый элементИЛИ 30, второй элемент И 31, первыйвыход 32, третий элемент И 33, чет- Я вертый элемент И 34, второй элементИЛИ 35, пятый элемент И 36, второйвыход 37. Блок 21 нормализации содержит элементы И 38-42 с первого попятый, элемент НЕ 43, элементы И 44- 1 О 48 с шестого по десятый, элементы И49-51 с первого по третий соответственно, выход 52 порядка, сдвигатель53, выход 54 мантиссы. Блок 11 управления содержит триггер 55, элемент 15И 56, тактовый вход 57, счетчик 58,вход 59 анализа порядка, блок 60памяти микрокоманд. Блок 16 адресуемых регистров с входным коммутаторомможет быть реализован, например, 20 на микросхеме КР 1802 ПР 1.Устроьйтво работает следующим образом.С входа первого аргумента во входной регистр 2 аргумента записываетсямантисса, с входа второго аргументаво входной регистр порядка записывается порядок, В схеме 8 сравненияформируются признаки ПР 1, ПР 2 (ПР=1,если порядок Р -7, ПР 2=1, если по рядок-16)Пуст -7 ( П( О. Тогда в сдвигателе 5 формируется аргумент в естественной форме, который поступает навходы группы блоков 6 памяти, где 35 формируются значения яп х, соя хв 1 п х, сов х, Вычисление функцийзж х, сов х организуется циклами,.Цикл 1, Первый коммутатор 7 выби-рает значение з 3.п х, второй комму- оЪтатор 14 выбирает соз х. Под воздействием сигналов Р 1 запускается умножитель 17 и произведение здп х соз х записывается в первый регистр блока 16 адресуемых регистров.. Цикл 2. Аналогично коммутаторы 14 и 15 выбирают соз хи з 1 п х . Произведение соз х, зп х записываетсяво второй регистр блока 16 регистров.Цикл 3. Коммутаторы 14 и 15 выбирают соз х, соз х и производится их перемножение. Одновременно в блоке 16 регистров выбираются значения з 3 п х соз х и соз хзЫ х, сумми-. руются в первом сумматоре 18 и значение . з 1 п (х + х,) записывается в первый регистр. Произведение соз х 1 соз хе записывается в третий регистр блока 16 адресуемых регистров,Цикл 4, Коммутаторы 7 и 14 выбирают зп х здп х. формируется их про изведение и записывается во второй регистр блока 16.Цикл 5. Коммутаторы 7 и 14 выбирают младшую часть аргумента х; из блока 16 адресуемых регистров выбирается зхп (х + х ), и они перемножаются. За время умножения нз блока 16 адресуемых регистров выбираются созх соз х и з 1 п х зю.п х и в первом сумматоре 18 формируется их разность и записывается в третий регистр. Сформированное произведение хц 4 ф зхп (х+ х) записывается во второй регистр. Цкил 6. Коммутаторы 7 и 14 выби,рают х, и соз(х + х) и начинается их перемножение. Одновременно из блока 16 адресуемых регистров выбирается соз (х л + х) и хц зьп(х+ + х), они вычитаются в первом сумматоре 18 и разность, равная соз х, записывается в первый выходной ре. гистр 20, Произведение х соз(х + + х) записывается в третий регистр, Выполнение циклов завершено. Из блока 16 адресуемых регистров вызывается зп(х + х ) и хщ соз(х+ х), в первом сумматоре 18 они складываются, Сформированная величина зж х нормализуется. ПоряДок зп х проходит через второй сумматор 23, не меняясь, и записывается в третий выходной регистр 24. С выходов 25-28 считывается результат.Пусть теперь -7) П -16. В этом случае потребуется три цикла. Цикл 1. Первый коммутатор 7 выбиРдрает рх2 1, второй коммутаторбх14 выбирает - р х 2 . В умножи2.5 теле 17 формируется произведение1 й фяких 2. , которое помещается впервый регистр блока 16 регистров.Цикл 2. Первый коммутатор 7 выбирает Р х, Второй коммутатор 14 вы 1 йобирает 2 ф 4 х 2 , и начинается их перемножение. За время пере,множения третий коммутатор 15 выбира 115 ет 1,0, из блока 16 регистров вы 11бирается -- с х 2 и они вычи 2Фтаются. Полученная разность с выходапервого сумматора 18 записывается20 в первый выходной регистр 20, Сфори иьмированное произведение -1- с х 22записывается в первый регистр блока16 регистров.Цикл 3. Коммутатор 7 выбирает251 з Фйкоммутатор 14 ц х23щони перемножаются, и , 1 ц х2записывается во второй регистр,30 Коммутатор 15 выбирает их, изблока 16 адресуемых регистров вы 1пхбирается 6 у х2 . В первомсумматоре 18 формируется разность1 з 2 пк35 6и х --- р х 2 (сг=1). Во втором сумматоре 23 производится коррекция порядка. Нормализованные мантис. сы и порядок зЫ х записываются в выходные регистры 22 и 2440,Пусть Пр 1=0, Пр 2=1В этом случаетретий коммутатор 15 выбирает 1,0,которая проходит через первый сумматор 18, не меняясь, и записываетсяв первый выходной регистр 20, В сле. дующем такте коммутатор 15 выбираетр х. Мантисса также, не меняясь, проходит через блок 21 нормализации изаписывается во второй выходной регистр 22. Одновременно порядок Пхпроходит через второй сумматор 23 изаписывается в третий выходной регистр 24. формула изобретения Устройство для вычисления тригонометрических функций с плавающей запятой, содержащее входной регистрБ 10 15 М20 28 30 35 40 45 БО 55 аргумента, сдвигатель, два коммутатора, умножитель, два сумматора, первый блок памяти значений функции и три выходных регистра, причем вход Первого аргумента устройства соедиен е информационными входами входнс-,о регистра аргумента, выход первоголока памяти значений функции соедиен с первым информационным входомервого коммутатора, о т л и ч а юе е с я тем, что, с целью повыения точности вычислений, в неговедены второй, третий и четвертыйлаки памяти значений функции, входой регистр порядков, схема сравненияок адресуемых регистров, третийоммутатор, группа элементов ИСКЛЮ"ЩЕЕ ИЛИ, блок нормализации, дверуппы элементов И и блок управлеия, причем выходы входного регистраргумента соединены с информационнымходом сдвигателя, вход управления величиной сдвига которого соединенвыходами элементов И первой груп"группа первых входов которых соединена с выходом входного регистра порядков, информационные входы которого соединены с входом второго аргумента устройства, выход входного регистра порядка соединен с входом цервого операнда схемы сравнения и водами первой группы элементов И второй группы, первый выход группы старших разрядов сдвигателя соединен с адресными входами первого и второго блоков памяти значений функции, второй выход группы старших разрядов сдвигателя соединен с адреснывходами третьего и четвертого б оков памяти значений Функции, выходы младших разрядов сдвигателя соедннены с вторым информационным вхо.дом первого коммутатора, третий информационный вход первого коммутатора соединен с выходами сдвигателя, четвертый и пятый информационные вхо " ды которого соединены соответственно с выходом второго блока памяти значений функции и входом первой констан ты устройства, первый информационный вход второго коммутатора соединен с выходами сдвигателя со сдвигом на один разряд в сторону младших разрядов, второй и третий информационные вкоды второго коммутатора соединены с выходами соответственно третьего и четвертого блоков памяти значений функции, четвертый информационный вход второго коммутатора соединен спервым выходом блока адресуемых регистров., выходы первого и второгокоммутаторов соединены с входамисоответственно первого и второго сомножителей умножителя, выход которого соединен с первым информационнымвходом блока адресуемых регистров,второй информационный вход которогосоединен с выходом первого сумматора, первый и второй выходы блокаадресуемых регистров соединены соот"ветственно с входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с первым информационным входом третьего коммутатора, второй и третий информационныевходы третьего коммутатора соединеныс выходами сдвигателя и входом второй константы устройства, выходытретьего коммутатора и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с входами соответственно первого и второго слагаемых первого сумматора, выход которого соединен с информационным входом первого выходного регистра и входом блока нормализации, выходы мантиссы и порядка которого соединены соответственно с информационнымвходом второго выходного регистра ивходом первого слагаемого второгосумматора, вход второго слагаемогокоторого соединен с выходами элементов И второй группы, выход второгокоммутатора соединен с информационным входом. третьего выходного регистра, выходы первоговторого, третьего регистра и шина логического нуля соединены с выходами соответственно первого, второго, третьего и четвертогорезультатов устройства, первый и второй выходы схемы сравнения соединеныс входами анализа порядков блока управления, вход запуска и тактовыйвход которого соединены с одноименными входами устройства, первый, второй и третий выходы блока управлениясоединены с управляющими входами первого, второго и третьего коммутаторов, четвертый и пятый выходы блокауправления соединены с входами адреса блока адресуемых регистров, шестой выход блока управления соединенс вторыми входами элементов И первой группы, седьмой выход блока управления соединен с вторьыи входамиэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,восьмой выход блока управления соединен с вторыми входами элементов И7 1425661 Явторой группы, девятый выход блока ды блока управления соединены со управления соединен с синхронизирую- стробирующими входами умножителя и щиии входами второго, третьего выход- синхронизирующими входами адресуемых ного регистров, десятый выход блока регистров блока соответственно, триуправления соединен с синхронизирую- надцатый выход блока управления соещим входом первого выходного регист- динен с выходом сигнала готовности ра, одиннадцатый и двенадцатый выхо- устройства.